JPH0316224A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特にバイボーラ
トランジスタを有する半導体集積回路装置の製造方法に
適用して有効な技術に関するものである。

〔従来の技術〕

バイポーラトランジスタを有する半導体集積回路装置は
、従来から自己整合技術を用いて、高速動作特性の改善
を行なっている。高速動作を実現するには、本願出願人
によって先に出願された特願昭６２−１１６０８９号に
開示されている技術が有効である。

この開示された技術のバイボーラ１・ランジスタは，ｎ
型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ領域で
構成され、縦型構造のｎｐｎ型で構威されている。この
バイポーラトランジスタの製造方法について、第３図（
要部断面図）を用いて簡単に説明する。

まず、素子間分離絶縁膜８で周囲を規定された活性領域
内において，ベース領域を形戒する領域のｎ型ウェル領
域５の主面を露出し、基板の全面に導電膜（１５）例え
ば多結晶珪素膜を堆積する．この多結晶珪素膜（１５）
には、ｐ型不純物が導入される。この後、前記導電膜（
１５）上の全面に、例えば酸化珪素膜等の絶縁膜１７Ａ
を堆積する．次に、前記絶縁膜１７Ａ、前記導電膜（１
５）の夫々に順次異方性エッチングによって所定のパタ
ーンニングを施し、ベース引出し用電極ｌ５を形成する
。このベース引出し用電極１５は、ベース領域を形或す
る領域の中央部（真性ベース領域及びエミッタ領域を形
成する領域）を除く領域に形成する。

この後、アニールを施すことにより、前記ベース引出し
用電極１５に導入されているｐ型不純物を、前記ｎ型ウ
ェル領域５の主面部に拡散し、グラフトベース領域１６
を形成する。

次に、基板全面に例えば酸化珪素膜を堆積する．この後
，前記堆積した酸化珪素膜の膜厚に相当する分異方性エ
ッチングで前記酸化珪素膜をエッチングし、前記ベース
引出し用電極１５の側壁にサイドウォールスペーサ１７
Ｂを形戊する。

次に、前記ベース引出し用電極ｌ５及び前記サイドウォ
ールスペーサ１７１３で周囲を規定された領域内におい
て、ｎ型ウェル領域５の主面部にＰ型不純物をイオン打
込みによって導入し、真性ベース領域２ｌを形成する。

次に，前記ベース引出し用電極１５及びサイドウォール
スペーサ１７Ｂで周囲を規定された領域内において，前
記ｎ型ウェル領域５の主面に直接接続するように，基板
全面に導電膜（２３）例えば多結晶珪素膜を堆積する。

次に、前記導電膜（２３）にｎ型不純物例えばＡＳをイ
オン打込みによって導入する。この後，アニールを施し
、この導入されたＡｓを前記真性ベース領域２ｌの主面
部に拡散（ドライブイン拡散）しエミッタ領域２２を形
成すると共に、導電膜（２３）に導入されたＡｓを活性
化してエミッタ引出し用電極２３を形成する。そして、
前記エミッタ引出し用電極２３に所定のパターンニング
を施す．以上説明した工程によって、前記バイポーラト
ランジスタは完或する。

このように．前述の開示された技術を採用するバイポー
ラトランジスタは、導電膜（２３）にイオン打込みによ
ってｎ型不純物を導入し、この導入されたｎ型不純物を
ｎ型ウェル領域６の主面部に拡散することによりエミッ
タ領域２２を形成しているので、単なる熱固相拡敗に比
べて、不純物濃度のばらつきが少なく、接合深さの浅い
（シャローな）エミッタ領域を形戒することができる。

また、前記エミッタ領域の接合深さを浅くすることは、
低寄生容量化を実現することができるので，バイポーラ
トランジスタの高速動作性を向上することができる． 〔発明が解決しようとする課題〕 しかしながら、本発明者は、前記従来技術を検討した結
果、以下のような問題点を見出した。

前述のバイボーラトランジスタにおいては，前記第３図
に示すように、ベース引出し用電極１５を異方性エッチ
ングによってパターンニングしているため、ベース引出
し用電極１５のエミッタ領域２２側の端部（第３図中Ａ
で示す）は、基板に対して垂直になり、段差がきつく（
急峻に）なっている。

このため、エミッタ引出し用電極２３は、エミノタ領域
２２の端部では、エミッタ領域２２に主面からの膜厚が
，他の部分に比べて見かけ上厚く形成される。

このエミッタ引出し用電極２３は、それ自体エミッタ領
域２２を形或するためのｎ型不純物の拡散源となってい
る。このエミッタ引出し用電極２３へのｎ型不純物の導
入は、前述のようにイオン打込みで行なわれるので、前
記第３図に示すように、エミッタ引出し用？！極２３の
表面からの距離が等しい領域に不純物濃度のピーク（第
３図中Ｂで示す領２３は、エミッタ領域２２の中央部に
比べて、エミソタ領域２２の周辺部（段差形状部分）で
は膜厚が厚いので、その表面側の不純物濃度は高く、エ
ミッタ領域２２の主面に近づくにつれて不純物濃度は低
くなる。つまり、エミッタ引出し用電ＩＦＩＡ２３に導
入されたｎ型不純物を真性ベース領域２ｌの主面部に拡
散してエミッタ領域２２を形成する場合、エミッタ領域
２２の中央部ではその主面からの拡散距離が大きく（第
３図中Ｃで示す）かつ不純物濃度が高くなり、エミッタ
領域２２の周辺部ではその主面からの拡散屈離が小さく
（第３図中Ｄで示す）かつ不純物濃度が低くなり、エミ
ッタ領域２２は、中央部が深く周辺部では浅い形状にな
る。このエミッタ領域２２の周辺部の拡散距離及び不純
物濃度は、プロセス毎に不安定なので、ベース領域とエ
ミッタ領域との接合部に形威される寄生容量にばらつき
が生じ、バイポーラトランジスタの特性にばらつきが発
生するという問題があった。

また、高集積化が進むにつれて、エミッタ領域電極２３
の膜厚は，ｎ型不純物が貫き抜けて直接真性ベース領Ｊ
！１！２１に導入されないようにそれ程変化しないので
、エミッタ引出し用電極２３の膜厚は、見かけ上厚くな
る。このため、エミッタ領域２２の周辺部において、前
述のエミッタ領域２２の主面からのｎ型不純物の拡散距
離がより小さくなり不純物濃度が低下するので，真性ベ
ース領域２ｌの主面が露出し，エミッタ引出し用電極２
３と真性ベース領域２ｌの間がショートするという問題
があった。

本発明の目的は、バイボーラトランジスタを有する半導
体集積回路装置において、特性のばらつきを低減するこ
とが可能な技術を提供することにある。

本発明の他の目的は，前記バイボーラトランジスタの動
作領域とそれに接続されない引出し用電極とのショート
を防止することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

Ａ 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりである。

第１導電型ベース領域の周辺部分の主面に第１引出し用
電極を接続し、前記ベース領域の中央部分の主面部に形
成された第２導電型エミッタ領域（又はコレクタ領域）
の主面に前記第１引出し用電極と絶縁分離された第２引
出し用電極を接続するバイボーラトランジスタを備えた
半導体集積回路装置の製造方法において，前記ベース領
域の主面上に、その中央部側の段差形状が緩和された第
１引出し用電極を形或する工程と、少なくとも前記ベー
ス領域の中央部分の主面上に、不純物拡散源及び引出し
用電極として使用される導電膜を堆積する工程と、該導
電膜にイオン打込みで第２導電型不純物を導入し、該第
２導電型不純物を活性化して第２引出し用電極を形或す
ると共に，前記第２導電型不純物を前記ベース領域の主
面部に拡前記第１引出し用電極の中央部側の段差形状は
、テーパ形状、円弧形状又は階段形状で形成される。

〔作　　用〕

前述した手段によれば、前記エミッタ領域の周辺部での
エミッタ引出し用電極の見かけ上の膜厚を中央部の膜厚
に近づけることができるので、エミッタ引出し用電極に
導入される第２導電型不純物の導入位置及び導入量を、
エミッタ領域の中央部，周辺部の夫々において均一化す
ることができる．従って、エミッタ引出し用電極に導入
された第２導電型不純物をベース領域の主面部に拡散し
た際の、エミッタ領域の中央部分でのその主面からの拡
散距離及び不純物拡散量と、エミッタ領域の周辺部での
その主面からの拡散距離及び不純物拡散量との差は低減
される。これにより、エミッタ領域の中央部、周辺部の
夫々での接合深さ及び不純物濃度を安定させることがで
きるので、ベース領域とエミッタ領域の接合部に形成さ
れる寄生容量を均一化することができるので、バイポー
ラトランジスタの特性のばらつきを低減することができ
る． また、エミッタ領域の周辺部に充分に第２導電型不純物
を拡散することができるので、エミッタ引出し用電極と
ベース領域とのショートを防止することができる． 〔発明の実施例〕 以下，本発明の一実施例を図面を用いて具体的に説明す
る． なお、実施例を説明するための全図において、同一機能
を有するものは、同一符号を付け、その繰り返しの説明
は省略する。

まず、本発明を適用したバイポーラトランジスタの概略
構成を、第１図（要部断面図）を用いて、簡単に説明す
る． 第ｌ図に示すように、前記バイボーラトランジスタは、
ｐ゜型半導体基板１の主面に構成されている。前記ｐ”
型半導体基板１は、例えば単結晶珪素で構成されている
． 前記ｐ゜型半導体基板１の主面上には、ｎ゜型エピタキ
シャル層２が設けられている． 前記ｐ一型半導体基板１と前記π型エピタキシャルＭ２
との間の領域には、ｎ゜型埋込み半導体領域３及びｐ゜
型埋込み半導体領域４が設けられている．前記ｎ゜型埋
込み半導体領域３上には、ｎ゜型ウェル領域５が設けら
れている。前記ｐ゛型埋込み半導体領域４上には，ｐ一
型ウェル領域６が設けられている。

各素子は、主に、素子間分Ｐ１ｌＩＩ！！縁膜８．Ｐ型
チャネルストツパ領域７、前記Ｐ゜型ウエル領域６、前
記ｐ゜型埋込み半導体領域４及びＰ一型半導体基板１で
構成される分離領域によってその領域を規定され、また
，他の素子と電気的に分離されている。

前記素子間分離絶縁膜８は，分離領域において、前記ｎ
゜型エビタキシャル層２の主面部に設けられている。前
記ｐ型チャネルストツパ領域は、前記素子間分離絶縁膜
８の下において、前記ｐ一型ウェル領域６の主面部に設
けられている。

前記バイポーラトランジスタは、前記分離領域で周囲を
規定された領域において、前記ｎ一型エピタキシャル層
２の主面部に設けられている。

前記バイポーラトランジスタは，ｎ型コレクタ領域，ｐ
型ベース領域，ｎ型エミッタ領域で構威されている。す
なわち、バイポーラトランジスタは、縦型構造のｎｐｎ
型で構威されている。

前記コレクタ領域は、ｎ゜型ウェル領域５，ｎ゜型埋込
み半導体領域３，コレクタ電位引上げ用ｎ゜型半導体領
域１０及び前記ｎ゜型半導体領域１０の主面部に設けら
れたｎ″型半導体領域！１で構成されている。

前記ｎ゜型埋込み半導体領域３は、コレクタ抵抗を低減
するために設けられている。

前記ｎ゜型半導体領域１１には、層間絶縁膜ｌ８及び２
４に設けられた接続孔２５を通して、配線２６が接続さ
れている。前記配線２６は、例えばアルミニウム、また
は、Ｃｕを添加したアルミニウム，または、Ｓｉを添加
したアルミニウム，または．ＣｕとＳｉを添加したアル
ミニウムで構成されている。

前記層間絶縁膜１８及び２４は，例えば、ＣＶＤ法によ
って堆積した酸化珪素膜を主体に構威されている。

前記ベース領域は、グラフトベース領域を構成するｐ゜
型半導体領域１６，真性ベース領域を構成するｐ型半導
体領域２１で構或されている。前記ｐ゜型半導体領域１
６は、前記ｎ一型ウェル領域５の主面部において、前記
素子間分離＃＠縁膜８で周四を規定され、その規定され
た領域内の中央部を除く領域に設けられている。前記ｐ
型半導体領域２１は，１″ｒｒＪ記ｎ゜型ウェル領域５
の主面部において、前記ｐ゜型半導体領域ｌ６で周囲を
規定された領域内に設けられている。

前記ｐ゜型半導体領域１６には，ベース引出し用電極（
第ｌ引出し用電極）１５が接続されている。前記ベース
引出し用電極１５は、例えば多結晶珪素膜で構成されて
いる．前記ベース引出し用電極ｌ５には、抵抗低減等の
目的で，ｐ型不純物例えばＢが導入或いは拡散されてい
る。また、前記ベース引出し用電極１５は，例えば、多
結晶珪素膜上に高融点金属シリサイド膜、例えばＷＳｉ
２，ＭｏＳｉ２．ＴａＳｉ，、ＴｉＳｉ２を設けた複合
膜で構成することもできる。前記ベース引出し用電極ｌ
５の少なくともエミッタ領域側の端部は、前記ｎ”型エ
ビタキシャル層２の主面に近い側のサイズが，遠い側の
サイズに比べて大きな傾斜した形状に形或されている。

すなわち、前記ベース引出し用電極１５の断面形状は台
形に形或され，ベース引出し用電極ｌ５の端部の段差形
状は、垂直から傾斜を有する形状に緩和されている。

前記ｐ゛型半導体領域ｌ６は，前記ベース引出し用電極
１５に導入或いは拡散されているＢを、前記ｎ−型ウェ
ル領域５の主面部に拡散することにより形成されている
。すなわち、前記ｐ゛型半導体領域ｌ６は、前記ベース
引出し用電極１５に対して、自己整合で設けられている
。

前記ベース引出し用電極１５の表面上には、層間絶Ｒ膜
ｌ７が設けられている。前記層間絶縁膜１７は、例えば
熱酸化によって形威した酸化珪素膜で構成されている． 前記エミッタ領域は、ｎ゜型半導体領域２２で構成され
ている．前記ｎ゜型半導体領域ｚ２には、エミッタ引出
し用電極（第２引出し用電極）２３が接続さば多結晶珪
素膜で構威されている。前記二ミッタ引出し用電極２３
１±、前記層間絶縁ｊ摸１７及び前記層間絶縁ＪＪｌ１
８に設けられた接続孔ｌ９で周囲を規定された領域内に
おいて、前記ｎ゜型半導体領域２２に接続されている。

前記エミッタ引出し用電極２３は、前記層間絶縁膜！７
で周囲を規定された領域内において、前記ｎ゜型半導体
領域２２の主面に接続されるので、前記ベース引出し用
電極１５に対して自己整合で設けられている。

前記エミッタ引出し用電極２３と、前記ベース引出し用
電極１５との間は、前記層間絶縁膜ｌ７及び！８によっ
て絶縁されている。

前記エミッタ引出し用電極２３には、層間絶縁膜２４に
設けられた接続孔ｚ５を通して、配線２６が接続されて
いる。

前記真性ベース領域を構成するｐ型半導体領域２１は、
前記エミッタ引出し用電極２３にｐ型不純物例えばＢを
イオン打込みによって導入し、この導入されたＢを、前
記Ｋ型ウェル領域６の主面部に前記ｐ型半導体領域２１
は、前記エミッタ引出し用電極２３に対して、自己整合
で設けられている。

前記エミッタ領域を構戊するｎ゛型半導体領域２２は、
前記エミッタ引出し用電極２３にｎ型不純物例えばＡｓ
をイオン打込みによって導入し、この導入されたＡｓを
，前記ｐ型半導体領域２ｌの主面部に拡散することによ
り形戊されている。すなわち、前記ｎ゜型半導体領域２
２は，前記エミッタ引出し用電極２３に対して、自己整
合で設けられている。

従って、前記ベース引出し用電極ｌ５に対して、グラフ
トベース領域を構戊するｐ゛型半導体領域１６、前記エ
ミッタ引出し用電極２３、前記真性ベース領域を構戊す
るｐ型半導体領域２１、前記エミッタ領域を構或するｎ
゜型半導体領域２２の夫々は、自己整合で設けられてい
る。

次に、前記バイボーラトランジスタの製造方法を第２Ａ
図乃至第２Ｊ図（ｌ造工程毎に示す要部断面図）を用い
て簡単に説明する。

まず、ｐ一型半導体基板１の活性領域の主面部に、ｎ型
不純物例えばＰを導入する。この後、前記Ｐ゜型半導体
基板１の非活性領域の主面部に、ｐ型不純物例えばＢを
導入する。

次に、前記ｐ゜型半導体基板１の主面上に、ｎ゜型エピ
タキシャル層２を形成する。このｎ゜型エビタキシャル
層２を形威する時に、前述の工程で導入したＰ．Ｈの夫
々が前記ｎ”型エピタキシャル層２中に拡散し、ｎ゛型
埋込み半導体領域３、ｐ゛型埋込み半導体領域４の夫々
が形威される．この後、前記ｎ“型エピタキシャル層２
の主面を熱酸化し，酸化珪素膜９を形威する。この酸化
珪素１摸９は、イオン打込み時のダメージ低減等の目的
で形戊される。

次に、バイポーラトランジスタのコレクタ領域を形戊す
る領域において、前記ｎ゛型エピタキシャル層２の主面
部にｎ型不純物例えばＰを導入或いは拡敗し、ｎ゜型ウ
ェル領域５を形或する。この後、前記π型エピタキシャ
ル層２の非活性領域の主面部にｐ型不純物例えばＢを導
入或いは拡散し，Ｐ型ウェル領域６を形成する。

次に、分離領域において、前記ｎ”型エビタキシャル層
２の主面部に選択的に素子間分離絶ｓｒＩＡａを形成す
る．また、この時、前記素子間分離絶縁膜８を形或する
工程と実質的に同一の工程で、前記素子間分離絶縁膜８
の下において、前記ｐ゜型ウェル領域６の主面部にＰ型
チャネルストツパ領域７を形成する。

次に，前記素子間分離絶縁膜８で周囲を規定された領域
内の一部の領域において、前記ｎ゜型エピタキシャル層
２の主面部にｎ型不純物例えばＰをイオン打込みによっ
て導入し、コレクタ電位引上げ用のｎ゜型半導体領域１
Ｇを形成する。この後、前記ｎ゜型半導体領域１０の主
面部に、ｎ型不純物例えばＡｓをイオン打込みによって
導入し、コレクタ電位引上げ用のｎ゛型半導体領域１１
を形或する。

次に、ベース領域を形威する領域において、前記ｎ”型
ウェル領域６の主面に形威されている酸化珪素膜９を除
去し、前記ｎ゛型ウェル領域５の主面を露出させる。

次に、基板全面に、導電膜１２を形成する。前記導電膜
１２は、例えば、ＣＶＤ法によって堆積した多結晶珪素
膜で構威されている。この多結晶珪素膜には、膜堆積中
または堆積後に、Ｐ型不純物例えばＢを導入或いは拡散
する。

次に，第２Ａ図に示すように、前記導電膜１２の上に、
絶縁膜１３を形戒する。前記絶縁膜１３は、例えばＣＶ
Ｄ法によって堆積した酸化珪素膜で構成されている。

次に，第２Ｂ図に示すように、前記余色縁｝摸１３のベ
ース引出し用電極（１５）の形或領域の上に、フォトレ
ジストを用いてマスク１４を形成する。

次に、第２Ｃ図に示すように、前記マスク１４を用いて
、前記絶縁膜１３の所定の膜厚を、異方性エッチング例
えばＲ　Ｉ　Ｅ　（Ｒｅａｃｔｉｖｅ土ｏｎ　Ｅ　ｔｃ
ｈｉｎｇ）によってエッチングする。

次に、第２Ｄ図に示すように、等方性エッチングによっ
て、前記マスク１４に所定寸法サイドエノチングを施す
。

次に，第２Ｅ図に示すように、前記所定寸法サイドエッ
チングがなされたマスク１４を用いて，再度ＲＩＥによ
って、前記絶縁膜１３の所定の膜厚をエッチングする． 次に、第２Ｆ図に示すように、再度等方性エッチングに
よって、前記マスク１４にサイドエッチングを施す。

この後、同様に、異方性エッチング、等方性エッチング
の夫々を交互に繰り返し行ない、前記絶縁膜１３、前記
導電膜１２の夫々を第２Ｇ図に示すようにｊ＠次エッチ
ングし、第２Ｈ図に示すように，ベース引出し用電極！
５を形威する。同第２Ｈ図に示すように、異方性エッチ
ング（ＲＩＥ）と等方性エッチングを交互に繰返し行う
ことによって、エミッタ領域側の端部の段差形状が緩和
された（断面階段状に形或された）ベース引出し用電極
１５を形或することができる。この後、アニールによっ
て，前記ベース引出し用電極１５に導入或いは拡散され
ているＢを、前記ｎ゜型ウェル領域６の主面に拡散し、
グラフトベース領域を構成するｐ゛型半導体領域１６を
形戊する。

次に、例えば熱酸化によって、ベース引出し用電極１５
の表面上（上面及び端面）を覆う層間絶縁膜１７を形戊
する。前記層間絶縁膜１７は．ｍ化珪素膜で構成されて
いる。この後、基板全面に，層間絶縁膜１８を形成する
。前記層間絶ａ膜１８は、例えばＣＶＤ法によって堆積
した酸化珪素膜で構成されている。

次に，前記層間Ｎ縁膜１８に、接続孔ｌ９を形成すると
ともに，前記層間絶縁１漠１７で周囲を規定された領域
において、前記ｎ”型ウェル領域５の主面を露出する。

この後、この露出されたＫ型ウェル領域５の主面に直接
接続するように、導電膜２ｏを形成する。前記導電膜２
０は，不純物拡散源及び引出し電極として使用できるよ
うに、例えばＣＶＤ法によって堆積した多結晶珪素膜で
形成する。

次に、前記導電膜２０にｐ型不純物例えばＢを、イオン
打込みによって導入する。この後、前記導入されたＢを
熱拡Ｍ（ドライブイン拡散）によって，前記１型ウェル
領域５の主面に拡散し、真性ベース領域を構成するｐ型
半導体領域２１を形成する。

次に、第２工図に示すように、前記導電膜２０にｎ型不
純物例えばＡｓをイオン打込みによって導入する。この
後、前記導入されたＡｓを、前記ｐ型半導体領域２ｌの
主面部に拡散（ドライブイン拡散）し、第２Ｊ図に示す
ように，エミツタ領域を構成するｎ゛型半導体領域２ｚ
を形成する。このエミッタ領域２２を形成すると共に，
前記Ａｓは、前記導電膜２０内で活性化され、エミツタ
引出し用電極２３が形成される．この後、前記エミツタ
引出し用電極２３に所定のパターンニングを施す。

次に、層間絶縁膜と４を形或する。前記層間絶締膜２４
は、例えば，ＣＶＤ法によって堆積した酸化珪素膜が主
体である。この後，前記層間絶ｇ膜２４に接続孔２５を
形成する。

次に、導電膜を形成し、この導電膜に所定のパターンニ
ングを施し配４１ｔ２６を形戊することにより、前記第
１図に示すバイポーラトランジスタは完或する。

以上説明したように、本実施例によれば、ベース引出し
用電極１５のエミッタ領域２２側の端部の段差形状を緩
和することにより，エミツタ領域２２の周辺部において
、エミッタ引出し用電極２３の表面は、イオン打込みで
導入されるｎ型不純物の導入方向と交差し、この表面に
ｎ型不純物が導入される。イオン打込みによってエミッ
タ引出し用電極２３に導入されたｎ型不純物は、エミッ
タ領域２２の中央部、周辺部の夫々において、エミッタ
領域ｚ２の表面からの導入位置及び導入量の差は低減さ
れる。このエミッタ引出し用電極２３に導入されたＡＳ
を、真性ベース領域２ｌの主面部に拡散した場合、エミ
ッタ領域２２の中央部でのその主面からの拡散距離及び
拡散量と、エミッタ領域２２の周辺部でのその主面から
の拡散距離及び拡散量との差は低減され、エミッタ領域
２２の接合深さや不純物濃度のばらつきは低減される。

従って、エミッタ領域とベース領域との接合部に形成さ
れる寄生容量のばらつきは低減され、バイボーラトラン
ジスタの高速動作特性のばらつきを低減することができ
る。

また、エミッタ領域ｚ２の周辺部において、ｎ型不純物
の拡散距離及び拡敗ｍを，エミッタ領域２２の中央部並
みに確保することができるので、真性ベース領域２ｌの
主面が接続孔ｌ９内において露出することを防止し、真
性ベース領域２ｌとエミツタ引出し用電極２３とのショ
ートを防止することができる。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく，その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

例えば、本発明は，前記バイポーラトランジスタのベー
ス引出し用′？８．極ＩＳのエミツタ領域ｚｚ側の端部
を、段差形状が緩和される円弧形状またはテーパ形状に
してもよい。前記円弧形状は、等方性エッチングのみで
形成することができる。前記テーパ形状は、異方性エッ
チングに等方性エッチング性を持たせる（サイドエッチ
ング量を制御する）こヒにより形成することができる。

また、本発明は、前記バイポーラトランジスタの真性ベ
ース領域２ｌを、前記導電膜ｌ２を形成する前、または
、前記導電膜１ｚを形成した後前記導電膜２１形或する
前に形或してもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

バイボーラトランジスタを備えた半導体集積回路装置に
おいて、特性のばらつきを低減することができる。

また、前記パイポーラトランジスタの動作領域とそれに
接続されない引出し用電極とのショートを防止すること
ができる．

【図面の簡単な説明】

第１図は、本発明を適用したバイボーラトランジスタの
要部断面図， 第２Ａ図乃至第２Ｊ図は、前記バイポーラトランジスタ
を製造工程毎に示す要部断面図，第３図は、先行技術の
問題点を説明するための要部断面図である。 図中、１・・・ｐ゛型半導体基板、２・・・ｎ”型エピ
タキシャル層、３、ｌＯ、１１．　２２−ｎ”型半導体
領域、４、１６・・・ｐ゜型半導体領域、５・・・ｎ一
型ウエル領域、６ｉ型ウェル領域、 ２ト・・ｐ型半導体領域、 ８・・・ 素子間分離絶縁膜、 １５・・・ベース引出し用電極、 ２４・・・層間絶縁膜、 ２３・・・エミッタ引出し用電極 である． 第２Ａ図 第北図 第１図 ２日 １・・・〆型半導体基板 ２・・・ｎ゛型エビタキシャル層 ３．　ｔｏ．　１１．　２２−ｎｉ型半導体領域４，１
６・・・Ｐ゜型半導体領域 ６・・・ｎ゜型ウェル領域 ６・・・ｐ゜型ウェル領域 ７，２ｌ・・・Ｐ型半導体領域 ８・・・素子間分ｎ帷縁膜 ｌ５・・ベース引出し用電極 ｌ７、１８、２４・・・層間絶縁膜 ２３・・・エミッタ引出し用電極 第２Ｃ図 第２Ｄ図 第２Ｅ図 第２Ｆ図 第２１図 第２Ｊ図 篤２Ｇ図 第３図

Claims (1)

1. 【特許請求の範囲】 １、第１導電型ベース領域の周辺部分の主面に第１引出
   し用電極を接続し、前記ベース領域の中央部分の主面部
   に形成された第２導電型エミッタ領域又はコレクタ領域
   の主面に前記第１引出し用電極と絶縁分離された第２引
   出し用電極を接続するバイポーラトランジスタを備えた
   半導体集積回路装置の製造方法において、前記ベース領
   域の主面上に、その中央部側の段差形状が緩和された第
   １引出し用電極を形成する工程と、少なくとも前記ベー
   ス領域の中央部分の主面上に、不純物拡散源及び引出し
   用電極として使用される導電膜を堆積する工程と、該導
   電膜にイオン打込みで第２導電型不純物を導入し、該第
   ２導電型不純物を活性化して第２引出し用電極を形成す
   ると共に、前記第２導電型不純物を前記ベース領域の主
   面部に拡散してエミッタ領域又はコレクタ領域を形成す
   る工程とを備えたことを特徴とする半導体集積回路装置
   の製造方法。 ２、前記第１引出し用電極の中央部側の段差形状は、テ
   ーパ形状、円弧形状又は階段形状であることを特徴とす
   る請求項１に記載の半導体集積回路装置の製造方法。