JPH0316174A - 集積回路 - Google Patents
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- JPH0316174A JPH0316174A JP6232290A JP6232290A JPH0316174A JP H0316174 A JPH0316174 A JP H0316174A JP 6232290 A JP6232290 A JP 6232290A JP 6232290 A JP6232290 A JP 6232290A JP H0316174 A JPH0316174 A JP H0316174A
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- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 2
- 238000005192 partition Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- 230000005855 radiation Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、基本セル及び基本セルの配列楕遣に係り、特
に、Ｓ Ｏ Ｇ （ Ｓｅａ Ｏｆ Ｇａｔｅｓ）型大
規模集積回Ｆ４（ＬＳＩ＞を実現する際に、回路設計上
の自由度を増し、回路の小型化（コンパクト化）を図る
のに好適な、基本セル及び基本セルの配列構造に関する
．
に、Ｓ Ｏ Ｇ （ Ｓｅａ Ｏｆ Ｇａｔｅｓ）型大
規模集積回Ｆ４（ＬＳＩ＞を実現する際に、回路設計上
の自由度を増し、回路の小型化（コンパクト化）を図る
のに好適な、基本セル及び基本セルの配列構造に関する
．
従来、ＳＯＧ型半導体装置において、マスタチップ上に
配列される基本セルに関する技術には、例えば特開昭５
９−４４８５９号公報に開示されたものがある． この公報中の基本セルは、第９図（Ａ）、（Ｂ）に各々
示すように、互いにゲート電極ｌｏ、１２が分離された
、ＰチャネルのＭＯＳ（以下、ＰＭＯＳと略記する）型
トランジスタ１４Ａ、１４Ｂからなる第１導電型のトラ
ンジスタ群（第１の基本セル）１６と、ＮチャネルのＭ
ＯＳ（以下、ＮＭＯＳと略記する）型トランジスタ１８
Ａ、１８Ｂからなる第２導電型のトランジスタ群（第２
の基本セル）２０とを形成し、且つ、第１、第２の各基
本セル１６、２０を、ソース領域２２Ａ、２２Ｂ、ゲー
ト電．ｆ！１０、１２及びドレイン領域２４Ａ、２４Ｂ
を横切る中心線Ａ，Ｂを中心にして左右対称の形状をな
す構造としたものである．又、基本セルには、第１０図
（Ａ）、（Ｂ）に示すような、第９図（Ａ）、（Ｂ）の
基本セル１６、２０と同様に、ソース領域２６Ａ、２６
Ｂ、ゲート電極２８Ａ、２８Ｂ、及びドレイン領域３０
Ａ、３０Ｂを横切る線Ａ，Ｂを中心にして左右対称の形
状をなす構造のＰＭＯＳ型、ＮＭＯＳ型のトランジスタ
からなる基本セル３２、３４が知られている． 前記の基本セル１６、２０、３２、３４は、ＰＭＯＳ型
のトランジスタからなる基本セル１６、３２、ＮＭＯＳ
型のトランジスタからなる基本セル２０、３４の各１個
を構成単位としてチップ上に配列される．この基本セル
をＳＯＧ配置する際には、例えば第１１図に示すように
、縦方向に同種の基本セルを配列して基本セル列３６Ａ
、３６Ｂを構成し、この基本セル列３６Ａ、３６Ｂを横
方向に交互に隙間なく配列していた．なお、第１１図に
おいて、符号３９はチップである．前記のようにチップ
上に配列された基本セル列をチャネルフリー配置により
配線し論理ゲートや論理ブロックを形成する際には、第
１１図中符号３８で示すように、前記基本セル列３６Ａ
、３６Ｂの垂直方向に基本セル１個分のピッチで配線し
ていた，
配列される基本セルに関する技術には、例えば特開昭５
９−４４８５９号公報に開示されたものがある． この公報中の基本セルは、第９図（Ａ）、（Ｂ）に各々
示すように、互いにゲート電極ｌｏ、１２が分離された
、ＰチャネルのＭＯＳ（以下、ＰＭＯＳと略記する）型
トランジスタ１４Ａ、１４Ｂからなる第１導電型のトラ
ンジスタ群（第１の基本セル）１６と、ＮチャネルのＭ
ＯＳ（以下、ＮＭＯＳと略記する）型トランジスタ１８
Ａ、１８Ｂからなる第２導電型のトランジスタ群（第２
の基本セル）２０とを形成し、且つ、第１、第２の各基
本セル１６、２０を、ソース領域２２Ａ、２２Ｂ、ゲー
ト電．ｆ！１０、１２及びドレイン領域２４Ａ、２４Ｂ
を横切る中心線Ａ，Ｂを中心にして左右対称の形状をな
す構造としたものである．又、基本セルには、第１０図
（Ａ）、（Ｂ）に示すような、第９図（Ａ）、（Ｂ）の
基本セル１６、２０と同様に、ソース領域２６Ａ、２６
Ｂ、ゲート電極２８Ａ、２８Ｂ、及びドレイン領域３０
Ａ、３０Ｂを横切る線Ａ，Ｂを中心にして左右対称の形
状をなす構造のＰＭＯＳ型、ＮＭＯＳ型のトランジスタ
からなる基本セル３２、３４が知られている． 前記の基本セル１６、２０、３２、３４は、ＰＭＯＳ型
のトランジスタからなる基本セル１６、３２、ＮＭＯＳ
型のトランジスタからなる基本セル２０、３４の各１個
を構成単位としてチップ上に配列される．この基本セル
をＳＯＧ配置する際には、例えば第１１図に示すように
、縦方向に同種の基本セルを配列して基本セル列３６Ａ
、３６Ｂを構成し、この基本セル列３６Ａ、３６Ｂを横
方向に交互に隙間なく配列していた．なお、第１１図に
おいて、符号３９はチップである．前記のようにチップ
上に配列された基本セル列をチャネルフリー配置により
配線し論理ゲートや論理ブロックを形成する際には、第
１１図中符号３８で示すように、前記基本セル列３６Ａ
、３６Ｂの垂直方向に基本セル１個分のピッチで配線し
ていた，
しかしながら、前記従来のチップにおいては、前記基本
セル列３６Ａ、３６Ｂのように、左右方向のみ対称の基
本セルが配列されてセル列が構成されているため、セル
列の並び方向に対しては、セル列の垂直方向と同一の論
理ゲートや論理ブロックを楕戒することが不可能である
，従って、セル列中の基本セルに使用されないものが生
じ、チップ上のスペースに無駄が生じるという問題点が
あった． 更に、論理ブロックのチップ上の構或において、該論理
ブロックに割り当てられたチップ上の利用面積に形状上
の制限が発土した場合、該論理ブロックをセル列並び方
向と垂直方向に構戒可能であれば、該利用面積上に実現
可能であるが、該形状上の制限のため、該論理ブロック
の構成が不可能になる場合があった． 本発明は、前記従来の問題点に鑑みてなされたもので、
上下、左右を対称に使用可能な基本セルを提供すること
を第１の課題とする． ス、本発明は、左右方向又は上下方向に対称にｍ威され
た同一の論理ゲート及び論理ブロックをそれと垂直方向
、即ち上下方向又は左右方向に配置して構或可能とする
基本セルの配列構造を提洪することを第２の課題とする
．
セル列３６Ａ、３６Ｂのように、左右方向のみ対称の基
本セルが配列されてセル列が構成されているため、セル
列の並び方向に対しては、セル列の垂直方向と同一の論
理ゲートや論理ブロックを楕戒することが不可能である
，従って、セル列中の基本セルに使用されないものが生
じ、チップ上のスペースに無駄が生じるという問題点が
あった． 更に、論理ブロックのチップ上の構或において、該論理
ブロックに割り当てられたチップ上の利用面積に形状上
の制限が発土した場合、該論理ブロックをセル列並び方
向と垂直方向に構戒可能であれば、該利用面積上に実現
可能であるが、該形状上の制限のため、該論理ブロック
の構成が不可能になる場合があった． 本発明は、前記従来の問題点に鑑みてなされたもので、
上下、左右を対称に使用可能な基本セルを提供すること
を第１の課題とする． ス、本発明は、左右方向又は上下方向に対称にｍ威され
た同一の論理ゲート及び論理ブロックをそれと垂直方向
、即ち上下方向又は左右方向に配置して構或可能とする
基本セルの配列構造を提洪することを第２の課題とする
．
本発明は、上下、左右対称形状のウェルと、該ウェルの
上下、左右の中心線上に形戊されるゲート電極とを備え
、該ゲート電極によって区切られたウェルの各区画を、
交互にソース領域、ドレイン領域としたことにより、前
記第１の課題を達或したものである． 又、本発明は、上下、左右対称形状のウェルと、該ウェ
ルのゲート形成面の中心点を中心とする放射線に沿い、
且つ、該中心点付近を抜いて前記ウェル上に形成された
ゲート電極とを備え、該ゲート電極によって区切られた
ウェルの各区画を、交互にソース領域、ドレイン領域と
したことにより、同じく前記第１の課題を達成したもの
である．ス、本発明は、半導体装置のチップ上における
基本セルの配列構造において、上下、左右対称形状のＰ
チャネル、Ｎチャネルの基本セルを、上下、左右に交互
に該Ｐチャネル、Ｎチャネルの基本セルが位置するよう
に配列したことにより、前記第２の課題を達成したもの
である．
上下、左右の中心線上に形戊されるゲート電極とを備え
、該ゲート電極によって区切られたウェルの各区画を、
交互にソース領域、ドレイン領域としたことにより、前
記第１の課題を達或したものである． 又、本発明は、上下、左右対称形状のウェルと、該ウェ
ルのゲート形成面の中心点を中心とする放射線に沿い、
且つ、該中心点付近を抜いて前記ウェル上に形成された
ゲート電極とを備え、該ゲート電極によって区切られた
ウェルの各区画を、交互にソース領域、ドレイン領域と
したことにより、同じく前記第１の課題を達成したもの
である．ス、本発明は、半導体装置のチップ上における
基本セルの配列構造において、上下、左右対称形状のＰ
チャネル、Ｎチャネルの基本セルを、上下、左右に交互
に該Ｐチャネル、Ｎチャネルの基本セルが位置するよう
に配列したことにより、前記第２の課題を達成したもの
である．
本発明においては、基本セルにおいて、ウェルを上下、
左右対称形状とし、ゲートｄ極を該ウェルの上下、左右
対称の中心線上に形成し、該ゲートによって区切られた
ウェルの各々を、交互にソース領域、ドレイン領域とす
る． 従って、基本セルが、上下、左右対称に使用可能となり
、回路設計上の自由度が増すと共に、ゲートの未使用領
域が減少し、回路の小型（コンパクトン化が可能になる
．これにより、チップ面積を縮小させて、半導体装置の
集積度を高めることができるという優れた効果が得られ
る．又、本発明において、ウェルを上下、左右対称形状
とし、ゲートｔ極を該ウェルの中心点を中心とする放射
線上に、該中心点付近を抜いて形成し、該ゲートによっ
て区切られたウェルの各区画を、交互にソース領域、ド
レイン領域とする．従って、前記の効果を得ることがで
き、更に、ゲートの選び方や組合わせ方により、基本セ
ルで形威されるトランジスタ等について、並列、直列構
或が可能であり、例えば７人力のＮＡＮＤＪ？？ＮＯＲ
を１基本セル対で構成可能になる．よって、高集積化、
設計の自由化が更に拡大するという優れた効果が得られ
る． 又、本発明においては、基本セルの配列構造において、
上下、左右対称形状のＰチャネル、Ｎチャネルの基本セ
ルを上下、左右に交互にＰチャネル、Ｎチャネルが位置
するように配列する．従って、左右方向又は上下方向に
対称に構成された同一の論理ゲート及び論理ブロックを
、これと垂直方向、即ち上下方向、又は左右方向に配置
可能にする．よって、回路設計上の自由度が増すと共に
、ゲートの未使用領域が減少し、回路の小型化が可能に
なる．これにより、チップ面積を縮小させて半樺＃装置
の集積度を高めることができる．又、その方向を直角方
向に変えれば所定チップ面積上に構成可能な論理ブロッ
クの実現が図れ、半導体装置を設置、製造する際のコス
トを低下させ得るという優れた効果が得られる．
左右対称形状とし、ゲートｄ極を該ウェルの上下、左右
対称の中心線上に形成し、該ゲートによって区切られた
ウェルの各々を、交互にソース領域、ドレイン領域とす
る． 従って、基本セルが、上下、左右対称に使用可能となり
、回路設計上の自由度が増すと共に、ゲートの未使用領
域が減少し、回路の小型（コンパクトン化が可能になる
．これにより、チップ面積を縮小させて、半導体装置の
集積度を高めることができるという優れた効果が得られ
る．又、本発明において、ウェルを上下、左右対称形状
とし、ゲートｔ極を該ウェルの中心点を中心とする放射
線上に、該中心点付近を抜いて形成し、該ゲートによっ
て区切られたウェルの各区画を、交互にソース領域、ド
レイン領域とする．従って、前記の効果を得ることがで
き、更に、ゲートの選び方や組合わせ方により、基本セ
ルで形威されるトランジスタ等について、並列、直列構
或が可能であり、例えば７人力のＮＡＮＤＪ？？ＮＯＲ
を１基本セル対で構成可能になる．よって、高集積化、
設計の自由化が更に拡大するという優れた効果が得られ
る． 又、本発明においては、基本セルの配列構造において、
上下、左右対称形状のＰチャネル、Ｎチャネルの基本セ
ルを上下、左右に交互にＰチャネル、Ｎチャネルが位置
するように配列する．従って、左右方向又は上下方向に
対称に構成された同一の論理ゲート及び論理ブロックを
、これと垂直方向、即ち上下方向、又は左右方向に配置
可能にする．よって、回路設計上の自由度が増すと共に
、ゲートの未使用領域が減少し、回路の小型化が可能に
なる．これにより、チップ面積を縮小させて半樺＃装置
の集積度を高めることができる．又、その方向を直角方
向に変えれば所定チップ面積上に構成可能な論理ブロッ
クの実現が図れ、半導体装置を設置、製造する際のコス
トを低下させ得るという優れた効果が得られる．
以下、図面を参照して本発明の実施例を詳細に説明する
． まず第１実施例について説明する． この第１実施例は、第１図、第２図に示すような、Ｐチ
ャネルのＭＯＳ （ＰＭＯＳ）型トランジスタからなる
基本セル４０，ＮチャネルのＭＯＳ（ Ｎ Ｍ Ｏ Ｓ
）型トランジスタからなる基本セル４２であって、上
下、左右対称の形状のウェル４４、４６と、該ウェルの
上下、左右対称の中心線Ａ１、Ａ２、Ｂ１、Ｂ２上に形
威されるゲート電極４８、５０とを備え、該ゲート電極
４８、５０によって区切られたウェル４４、４６の各区
画が、交互にソース領域５２Ａ、５２Ｂ、ドレイン領域
５４Ａ、５４Ｂとされている基本セルである． 前記ウェル４４、４６は正方形とされており、該ウェル
４４、４６中心線上のゲート電極４８、５０はそれぞれ
長手方向に同じ長さとなっている．従って、この第１実
施例に係る基本セルは、ウェルのゲート形成面の上下、
左右方向にＰＭＯＳ型、ＮＭＯＳ型トランジスタをそれ
ぞれ構或している．よって、該基本セル４０、４２は上
下、左右対称に使用できるため、セル列垂直方向Ｃこの
みしか論理ゲートを形威し得ない従来の基本セルに比べ
て、回路設計の自由度が増すと共に、ゲートの未使用領
域が減少し、回路のコンパクト化を図ることができる． 次に、第２実施例を説明する． この第２実施例は、前記第１実施例のＰＭＯ Ｓトラン
ジスタからなる基本セル４０と、Ｎ Ｍ Ｏ Ｓトラン
ジスタからなる基本セル４２とを、第３図に示すように
、チップ上に、上下方向及び左右方向に交互に配列した
配列構造である， 前記チップを用い、例えば６個の基本セルを用いて論理
ブロックを形成する場合には、第４図中にＦｌｉ．線５
６Ａ、５６Ｂで示すように、論理ブロックを横方向、縦
方向を問わずに構成できる．従って、回＃１設計上の自
由度が増すと共に、基本セルの未使用領域を減少させ、
回路を小型化可能なことが理解される。なお、前記のよ
うに６個の基本セルからは、例えば３人力ＮＡＮＤゲー
トまで楕或できる． なお、前記第１実施例、第２実施例においては、基本セ
ル４０、４２のウェル４４、４６が正方形に形成されて
いたが、本発明を実施する際のウェルの形状は正方形に
限定されず、上下、左右対称の形状ならば池の形状にウ
ェルを形成することができる．例えばウェルを円形に形
成するができる。 次に、第３実施例について説明する， この第３実施例は、第５図（Ａ）、（Ｂ）に示すような
、ＰＭＯＳ型トランジスタからなる基本セル６０、ＮＭ
ＯＳ型トランジスタからなる基本セル６２であって、上
下、左右対称の形状のウェル６４、６６と、該ウェル６
４、６６のゲート形成面の中心点Ｑを中心とする放射線
℃に沿い、且つ、該中心点Ｑ｛寸近を抜いて前記ウェル
６４、６６上に形成されたゲート電極６８、７０とを備
え、該ゲート電極６８、７０によって区切られたウェル
の各区画が交互にソース領域（符号Ｓで示す）、ドレイ
ン領域（符号Ｄで示す）とされている基本セルである． 前記ウェル６４、６６は、実施例の場合、第５図（Ａ）
、（Ｂ）に示すように、正方形形状とされている．又、
前記ゲー｝”ｔ ｆ！６ ８、７０は、それぞれその長
手方向に同様の長さとなっている．従って、この第３実
施例に係る基本セル６０、６２は各ゲート電Ｆｉｌ６８
、７０を挾んで、円周方向にＰＭＯＳ型トランジスタ、
ＮＭＯＳ型トランジスタをそれぞれ楕或している．よっ
て、該基本セル６０、６２は、上下、左右対称に使用で
きるため、前記第１実施例と同様に回路設計の自由度が
増し、ゲートの未使用領域が減少する等の効果が得られ
ると共に、接続するゲート電極６８、７０の選び方や組
合わせ方により、第１実施例では構成できなかったトラ
ンジスタの並列、直列接続が構戒できる．例えば次の第
４実施例で第６図、第７図に示すように比較的Ｍ．雑な
回路の構成が可能となる．これにより、第１実施例に比
較して高集積化、設計の自由度が更に大きくなる．次に
、第４実施例を説明する． この第４実施例は、前記第３実施例のＰＭＯＳ型トラン
ジスタからなる基本セル６０と、ＮＭＯＳ型トランジス
タからなる基本セル６２とを、前記第３図に示したよう
に、チップ上に、上下方向及び左右方向に交互に配列し
た配列構造である．前記の配列構造のチップを用い、例
えば２個の基本セルを一対として構戒される回路例を第
６図、第７図に示す． 第６図は、一対の、ＰＭＯＳ型トランジスタの基本セル
６０及びＮＭＯＳ型トランジスタの基本セル６２で構成
するインバータ回路を示している．このインバータ回路
は、第６図に示すように、入力ＩｎｌＥｔｌが横方向に
並ぶ一対の基本セル６０及び６２のゲート電極６８及び
７０に接続され、出力Ｏｕｔｐｕｔ １が該ゲートｔ極
６８及び７０に隣合うドレインＤに接続されて構成され
ている．又、このインバータ回路は、綴方向の基本セル
対６０及び６２で構或されることに限定されず、第６図
中に破線で示すように、横方向に並ぶ一対の基本セル６
０及び６２でも楕或することができる．なお、縦方向、
横方向に並ぶいずれの基本セル対６０及び６２を選んで
も、各人力ＩｎＤｔｌｔｌ、２に対して、出力０１Ｊｔ
Ｄｔｌｔ １、２は等価なインバータ出力を示す． 又、第７図に示すように、一対の基本セル６０、６２で
７人力ＮＯＲ″！！：楕或することができる。第７図の
ように、このＮＯＲ回路は、各基本セル６０及び６２の
ゲートｔ極６８及び７０のうちの７本が入力端予ｘｎｐ
ｕｔｉ〜７となり、ＰＭＯＳ型トランジスタ基本セル６
０のＩ ｎｐｕｔ７の隣のドレインＤがＯｕｔｐｕｔに
接続され、且つＮＭＯＳ型トランジスタ基本セル６２の
全てのトレインＤが、例えばアルミニウムからなる配線
７２で出力Ｏｕｔｐｕｔに接続され、Ｉｎｐｕｔｌの隣
のソースＳに当該回路の電源Ｖｄｄ， ＶＳＳが印加さ
れる構或になっている． なお、縦方向、横方向に並ぶいずれの基本セル対６０及
び６２を選んでも７人力ＮＯＲを構或できる． 以上から、この第４実施鯛に隔る基本セル構造において
は、それに使用する基本セル６０及び６２自体が横方向
、縦方向のみならず、斜め方向へもゲート電極６８及び
７０を延ばしているため、前記第２実施例に比較しても
回路設計上の自由度が更に増していることがわかる．又
、前記第２実施例においては、例えば６個の基本セルで
３人力ＮＡＮＤゲートまで構成できたが、これに対して
、この第４実施例では、一対（２個〉の基本セルで７人
力ＮＯＲまでをも構成できる．よって、この第４実施例
は、前記第２実施例よりも更に設計上の自由度が増し、
半導体集積回路のチップ構成の小型化、集積化を向上さ
せることができる．前記第３実施例、第４実施例では、
基本セル６０、６２に設けるゲート！＠６８、７０は、
第３図のように中心点Ｑを中心として８本形成していた
が、本発明を実施する場合のゲートはこのようなものに
限定されず、中心点を中心とした放射線ぶ上に沿って配
置されれば、ゲートの本数はいずれでもよい．例えば第
８図（Ａ）、（Ｂ）に示すように、前記第１実施例のゲ
ート電極の中心接合点を抜いて４本のゲート７４、７６
を有する、ＰＭＯＳ型トランジスタの基本セル７８、Ｎ
ＭＯ Ｓ型トランジスタの基本セル８０を形成すること
ができる．なお、第８図において符号８２、８４は各ウ
ェルである。 又、前記第３実施例〜第４実施例においては、基本セル
６０、６２のウェル６４、６６が正方形に形成されてい
たが、本発明を実施する際のウェル形状はこのように正
方形形状に限定されず、上下、左右対称の形状ならば池
の形状にウェルを形成することができる．例えばウェル
を正六角形、正八角形、円形形状に形成することができ
る．
． まず第１実施例について説明する． この第１実施例は、第１図、第２図に示すような、Ｐチ
ャネルのＭＯＳ （ＰＭＯＳ）型トランジスタからなる
基本セル４０，ＮチャネルのＭＯＳ（ Ｎ Ｍ Ｏ Ｓ
）型トランジスタからなる基本セル４２であって、上
下、左右対称の形状のウェル４４、４６と、該ウェルの
上下、左右対称の中心線Ａ１、Ａ２、Ｂ１、Ｂ２上に形
威されるゲート電極４８、５０とを備え、該ゲート電極
４８、５０によって区切られたウェル４４、４６の各区
画が、交互にソース領域５２Ａ、５２Ｂ、ドレイン領域
５４Ａ、５４Ｂとされている基本セルである． 前記ウェル４４、４６は正方形とされており、該ウェル
４４、４６中心線上のゲート電極４８、５０はそれぞれ
長手方向に同じ長さとなっている．従って、この第１実
施例に係る基本セルは、ウェルのゲート形成面の上下、
左右方向にＰＭＯＳ型、ＮＭＯＳ型トランジスタをそれ
ぞれ構或している．よって、該基本セル４０、４２は上
下、左右対称に使用できるため、セル列垂直方向Ｃこの
みしか論理ゲートを形威し得ない従来の基本セルに比べ
て、回路設計の自由度が増すと共に、ゲートの未使用領
域が減少し、回路のコンパクト化を図ることができる． 次に、第２実施例を説明する． この第２実施例は、前記第１実施例のＰＭＯ Ｓトラン
ジスタからなる基本セル４０と、Ｎ Ｍ Ｏ Ｓトラン
ジスタからなる基本セル４２とを、第３図に示すように
、チップ上に、上下方向及び左右方向に交互に配列した
配列構造である， 前記チップを用い、例えば６個の基本セルを用いて論理
ブロックを形成する場合には、第４図中にＦｌｉ．線５
６Ａ、５６Ｂで示すように、論理ブロックを横方向、縦
方向を問わずに構成できる．従って、回＃１設計上の自
由度が増すと共に、基本セルの未使用領域を減少させ、
回路を小型化可能なことが理解される。なお、前記のよ
うに６個の基本セルからは、例えば３人力ＮＡＮＤゲー
トまで楕或できる． なお、前記第１実施例、第２実施例においては、基本セ
ル４０、４２のウェル４４、４６が正方形に形成されて
いたが、本発明を実施する際のウェルの形状は正方形に
限定されず、上下、左右対称の形状ならば池の形状にウ
ェルを形成することができる．例えばウェルを円形に形
成するができる。 次に、第３実施例について説明する， この第３実施例は、第５図（Ａ）、（Ｂ）に示すような
、ＰＭＯＳ型トランジスタからなる基本セル６０、ＮＭ
ＯＳ型トランジスタからなる基本セル６２であって、上
下、左右対称の形状のウェル６４、６６と、該ウェル６
４、６６のゲート形成面の中心点Ｑを中心とする放射線
℃に沿い、且つ、該中心点Ｑ｛寸近を抜いて前記ウェル
６４、６６上に形成されたゲート電極６８、７０とを備
え、該ゲート電極６８、７０によって区切られたウェル
の各区画が交互にソース領域（符号Ｓで示す）、ドレイ
ン領域（符号Ｄで示す）とされている基本セルである． 前記ウェル６４、６６は、実施例の場合、第５図（Ａ）
、（Ｂ）に示すように、正方形形状とされている．又、
前記ゲー｝”ｔ ｆ！６ ８、７０は、それぞれその長
手方向に同様の長さとなっている．従って、この第３実
施例に係る基本セル６０、６２は各ゲート電Ｆｉｌ６８
、７０を挾んで、円周方向にＰＭＯＳ型トランジスタ、
ＮＭＯＳ型トランジスタをそれぞれ楕或している．よっ
て、該基本セル６０、６２は、上下、左右対称に使用で
きるため、前記第１実施例と同様に回路設計の自由度が
増し、ゲートの未使用領域が減少する等の効果が得られ
ると共に、接続するゲート電極６８、７０の選び方や組
合わせ方により、第１実施例では構成できなかったトラ
ンジスタの並列、直列接続が構戒できる．例えば次の第
４実施例で第６図、第７図に示すように比較的Ｍ．雑な
回路の構成が可能となる．これにより、第１実施例に比
較して高集積化、設計の自由度が更に大きくなる．次に
、第４実施例を説明する． この第４実施例は、前記第３実施例のＰＭＯＳ型トラン
ジスタからなる基本セル６０と、ＮＭＯＳ型トランジス
タからなる基本セル６２とを、前記第３図に示したよう
に、チップ上に、上下方向及び左右方向に交互に配列し
た配列構造である．前記の配列構造のチップを用い、例
えば２個の基本セルを一対として構戒される回路例を第
６図、第７図に示す． 第６図は、一対の、ＰＭＯＳ型トランジスタの基本セル
６０及びＮＭＯＳ型トランジスタの基本セル６２で構成
するインバータ回路を示している．このインバータ回路
は、第６図に示すように、入力ＩｎｌＥｔｌが横方向に
並ぶ一対の基本セル６０及び６２のゲート電極６８及び
７０に接続され、出力Ｏｕｔｐｕｔ １が該ゲートｔ極
６８及び７０に隣合うドレインＤに接続されて構成され
ている．又、このインバータ回路は、綴方向の基本セル
対６０及び６２で構或されることに限定されず、第６図
中に破線で示すように、横方向に並ぶ一対の基本セル６
０及び６２でも楕或することができる．なお、縦方向、
横方向に並ぶいずれの基本セル対６０及び６２を選んで
も、各人力ＩｎＤｔｌｔｌ、２に対して、出力０１Ｊｔ
Ｄｔｌｔ １、２は等価なインバータ出力を示す． 又、第７図に示すように、一対の基本セル６０、６２で
７人力ＮＯＲ″！！：楕或することができる。第７図の
ように、このＮＯＲ回路は、各基本セル６０及び６２の
ゲートｔ極６８及び７０のうちの７本が入力端予ｘｎｐ
ｕｔｉ〜７となり、ＰＭＯＳ型トランジスタ基本セル６
０のＩ ｎｐｕｔ７の隣のドレインＤがＯｕｔｐｕｔに
接続され、且つＮＭＯＳ型トランジスタ基本セル６２の
全てのトレインＤが、例えばアルミニウムからなる配線
７２で出力Ｏｕｔｐｕｔに接続され、Ｉｎｐｕｔｌの隣
のソースＳに当該回路の電源Ｖｄｄ， ＶＳＳが印加さ
れる構或になっている． なお、縦方向、横方向に並ぶいずれの基本セル対６０及
び６２を選んでも７人力ＮＯＲを構或できる． 以上から、この第４実施鯛に隔る基本セル構造において
は、それに使用する基本セル６０及び６２自体が横方向
、縦方向のみならず、斜め方向へもゲート電極６８及び
７０を延ばしているため、前記第２実施例に比較しても
回路設計上の自由度が更に増していることがわかる．又
、前記第２実施例においては、例えば６個の基本セルで
３人力ＮＡＮＤゲートまで構成できたが、これに対して
、この第４実施例では、一対（２個〉の基本セルで７人
力ＮＯＲまでをも構成できる．よって、この第４実施例
は、前記第２実施例よりも更に設計上の自由度が増し、
半導体集積回路のチップ構成の小型化、集積化を向上さ
せることができる．前記第３実施例、第４実施例では、
基本セル６０、６２に設けるゲート！＠６８、７０は、
第３図のように中心点Ｑを中心として８本形成していた
が、本発明を実施する場合のゲートはこのようなものに
限定されず、中心点を中心とした放射線ぶ上に沿って配
置されれば、ゲートの本数はいずれでもよい．例えば第
８図（Ａ）、（Ｂ）に示すように、前記第１実施例のゲ
ート電極の中心接合点を抜いて４本のゲート７４、７６
を有する、ＰＭＯＳ型トランジスタの基本セル７８、Ｎ
ＭＯ Ｓ型トランジスタの基本セル８０を形成すること
ができる．なお、第８図において符号８２、８４は各ウ
ェルである。 又、前記第３実施例〜第４実施例においては、基本セル
６０、６２のウェル６４、６６が正方形に形成されてい
たが、本発明を実施する際のウェル形状はこのように正
方形形状に限定されず、上下、左右対称の形状ならば池
の形状にウェルを形成することができる．例えばウェル
を正六角形、正八角形、円形形状に形成することができ
る．
第１図、第２図は、本発明の第１実施例に係る基本セル
の構成を示す平面図、 第３図は、本発明の第２実施例に係る基本セルの配列構
造を示す平面図、 第４図は、前記第２実施例の作用を説明するための、チ
ップ上に論理ブロックを形成する例を示す平面図、 第５図は、本発明の第３実施例に係る基本セルの構成を
示す平面図、 第６図は、本発明の第４実施例に係る基本セル対で形成
される論理回路例を示す平面図，第７図は、同じく池の
論理回路例を示す平面図、第８図は、本発明を実施した
他の基本セルの構成例を示す平面図、 第９図（Ａ）、（Ｂ）は、従来の基本セルの構成例を示
す平面図、 第１０図（Ａ）、（Ｂ）は、従来の基本セルの池の構成
例を示す平面図、 第１１図は、従来の基本セルの配列状態を示す平面図で
ある． ６４、６６・・・ウェル、 ６８、７０、７４、７６・・・ゲート電極、７２・・・
配線．
の構成を示す平面図、 第３図は、本発明の第２実施例に係る基本セルの配列構
造を示す平面図、 第４図は、前記第２実施例の作用を説明するための、チ
ップ上に論理ブロックを形成する例を示す平面図、 第５図は、本発明の第３実施例に係る基本セルの構成を
示す平面図、 第６図は、本発明の第４実施例に係る基本セル対で形成
される論理回路例を示す平面図，第７図は、同じく池の
論理回路例を示す平面図、第８図は、本発明を実施した
他の基本セルの構成例を示す平面図、 第９図（Ａ）、（Ｂ）は、従来の基本セルの構成例を示
す平面図、 第１０図（Ａ）、（Ｂ）は、従来の基本セルの池の構成
例を示す平面図、 第１１図は、従来の基本セルの配列状態を示す平面図で
ある． ６４、６６・・・ウェル、 ６８、７０、７４、７６・・・ゲート電極、７２・・・
配線．
Claims (3)
- （１）上下、左右対称形状のウェルと、 該ウェルの上下、左右の中心線上に形成されるゲート電
極とを備え、 該ゲート電極によつて区切られたウェルの各区画が、交
互にソース領域、ドレイン領域とされていることを特徴
とする基本セル、 - （２）上下、左右対称形状のウェルと、 該ウェルのゲート形成面の中心点を中心とする放射線に
沿い、且つ、該中心点付近を抜いて前記ウェル上に形成
されたゲート電極とを備え、該ゲート電極によつて区切
られたウェルの各区画が、交互にソース領域、ドレイン
領域とされていることを特徴とする基本セル。 - （３）半導体装置のチップ上における基本セルの配列構
造において、 上下、左右対称形状のＰチャネル、Ｎチャネルの基本セ
ルを、上下、左右に交互に該Ｐチャネル、Ｎチャネルの
基本セルが位置するように配列したことを特徴とする基
本セルの配列構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2062322A JP2540222B2 (ja) | 1989-03-17 | 1990-03-13 | 集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-66991 | 1989-03-17 | ||
| JP6699189 | 1989-03-17 | ||
| JP2062322A JP2540222B2 (ja) | 1989-03-17 | 1990-03-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316174A true JPH0316174A (ja) | 1991-01-24 |
| JP2540222B2 JP2540222B2 (ja) | 1996-10-02 |
Family
ID=26403384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2062322A Expired - Fee Related JP2540222B2 (ja) | 1989-03-17 | 1990-03-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540222B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993005537A1 (en) * | 1991-09-02 | 1993-03-18 | Seiko Epson Corporation | Semiconductor device |
| US5479034A (en) * | 1991-04-08 | 1995-12-26 | Texas Instruments Incorporated | Method of making gate array base cell |
| US5654563A (en) * | 1995-05-10 | 1997-08-05 | Lsi Logic Corporation | Microelectronic integrated circuit including triangular semiconductor "or"g |
| US6037617A (en) * | 1997-02-03 | 2000-03-14 | Nec Corporation | SOI IGFETs having raised integration level |
| JP2006237518A (ja) * | 2005-02-28 | 2006-09-07 | Fujitsu Ltd | 半導体装置 |
| JP2015179782A (ja) * | 2014-03-19 | 2015-10-08 | 株式会社東芝 | 半導体装置 |
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| JPS6489537A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Lsi |
| JPH01160859U (ja) * | 1988-04-13 | 1989-11-08 |
-
1990
- 1990-03-13 JP JP2062322A patent/JP2540222B2/ja not_active Expired - Fee Related
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| JP2015179782A (ja) * | 2014-03-19 | 2015-10-08 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2540222B2 (ja) | 1996-10-02 |
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|---|---|---|---|
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