JPH03158953A - フアイル制御装置 - Google Patents
フアイル制御装置Info
- Publication number
- JPH03158953A JPH03158953A JP29734689A JP29734689A JPH03158953A JP H03158953 A JPH03158953 A JP H03158953A JP 29734689 A JP29734689 A JP 29734689A JP 29734689 A JP29734689 A JP 29734689A JP H03158953 A JPH03158953 A JP H03158953A
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- JP
- Japan
- Prior art keywords
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- address register
- addresses
- dmac
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 claims abstract description 21
- 230000015654 memory Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims description 3
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Image Input (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータシステムのＩ／Ｏ機器制御装置
において、メモリーメモリ間、あるいはメモリ−１１デ
バイス間のデータ転送におけるＤＭＡＣのアクセス制御
に関する。
において、メモリーメモリ間、あるいはメモリ−１１デ
バイス間のデータ転送におけるＤＭＡＣのアクセス制御
に関する。
従来のＩ／Ｏ機器制御装置は、大量の外部記憶装置内の
画像データを大容量の画像データ用の記憶装置に転送す
る際に、高速なデータ転送を制御可能なＤＭＡＣを使用
していたが、このＤＭＡＣは、アクセス可能なアドレス
空間が１６Ｍバイトであったため、／Ｏ０Ｍバイト以上
のデータ転送時には非常に効率が悪かった。
画像データを大容量の画像データ用の記憶装置に転送す
る際に、高速なデータ転送を制御可能なＤＭＡＣを使用
していたが、このＤＭＡＣは、アクセス可能なアドレス
空間が１６Ｍバイトであったため、／Ｏ０Ｍバイト以上
のデータ転送時には非常に効率が悪かった。
上記従来技術は、大容量の外部記憶装置（数百Ｍバイト
程度）を接続して、この大量の外部記憶装置内のデータ
（主に画像データ等）を大容量の画像データ用の記憶装
置（約百Ｍバイト程度）のメモリにデータ転送する時に
、バスマスターであるＤＭＡＣのアクセス可能なアドレ
ス空間は、最大１６Ｍバイトであるために、画像データ
用の記憶装置のメモリに対して効率的なメモリアクセス
ができないという問題があった。
程度）を接続して、この大量の外部記憶装置内のデータ
（主に画像データ等）を大容量の画像データ用の記憶装
置（約百Ｍバイト程度）のメモリにデータ転送する時に
、バスマスターであるＤＭＡＣのアクセス可能なアドレ
ス空間は、最大１６Ｍバイトであるために、画像データ
用の記憶装置のメモリに対して効率的なメモリアクセス
ができないという問題があった。
本発明の目的は、バスマスターであるＤＭＡＣのアクセ
ス可能なアドレス空間を最大４Ｇバイトまで拡張可能と
する拡張アドレスレジスタ、及び、拡張アドレスレジス
タ制御回路を設けることにより、画像データ用の記憶装
置のメモリに対して効果的なメモリアクセスを可能とし
、データ転送の効率向上をはかることにある。
ス可能なアドレス空間を最大４Ｇバイトまで拡張可能と
する拡張アドレスレジスタ、及び、拡張アドレスレジス
タ制御回路を設けることにより、画像データ用の記憶装
置のメモリに対して効果的なメモリアクセスを可能とし
、データ転送の効率向上をはかることにある。
上記目的は、アクセス可能なアドレス空間を、最大４Ｇ
バイトまで拡張可能とする拡張アドレスレジスタと拡張
アドレスレジスタ制御回路を設けることにより達成され
る。この拡張アドレスレジスタは、８ビツト構成であり
、アドレスＡ３１〜Ａ２４の８ビツトのアドレス値をＣ
ＰＵがバスマスター時に、リード／ライト可能であるこ
とと、ＤＭＡＣがバスマスター時に、カウントアツプ機
能と保持しているアドレスＡ３１〜Ａ２４を出力可能な
機能を有するレジスタである。また、拡張アドレスレジ
スタ制御回路は、上記のＣＰＵによるリード／ライト機
能、及び、カウントアツプ機能や出力機能を制御する回
路である。
バイトまで拡張可能とする拡張アドレスレジスタと拡張
アドレスレジスタ制御回路を設けることにより達成され
る。この拡張アドレスレジスタは、８ビツト構成であり
、アドレスＡ３１〜Ａ２４の８ビツトのアドレス値をＣ
ＰＵがバスマスター時に、リード／ライト可能であるこ
とと、ＤＭＡＣがバスマスター時に、カウントアツプ機
能と保持しているアドレスＡ３１〜Ａ２４を出力可能な
機能を有するレジスタである。また、拡張アドレスレジ
スタ制御回路は、上記のＣＰＵによるリード／ライト機
能、及び、カウントアツプ機能や出力機能を制御する回
路である。
拡張アドレスレジスタと拡張アドレスレジスタ制御回路
は、バスマスターとなったＤＭＡＣが、１６Ｍバイトの
アドレス空間を越えてアクセスしようとする時の動作は
、以下の様である。初めに、ＣＰＵより、データバスを
通して、任意のアドレスデータ８ビツトが、拡張アドレ
スレジスタ制御回路の制御により、拡張アドレスレジス
タにライトされる。次に、拡張アドレスレジスタ制御回
路は、バスマスターとなったＤＭＡＣが出力するアコ− トレスＡ２３〜ＡＩがすべて１′１”であるバスサイク
ルを検出する。ＤＭＡＣが１６Ｍバイトを越えてアクセ
スする時は必ず、アドレスＡ２３〜ＡｌがすべてＩｔ
１７１であるアドレス信号をアドレスバス上に出力する
からである。拡張アドレスレジスタ制御回路は、このア
ドレスＡ２３〜Ａ１がすべてＩＩ １１１であるバスサ
イクルを検出すると、このバスサイクルのデータ転送の
完了信号を利用して、拡張アドレスレジスタに保持され
ているアドレスＡ３１〜Ａ２４のアドレスデータ８ビツ
トをカウントアツプするように拡張アドレスレジスタを
制御する。この結果、次のバスサイクルでは。
は、バスマスターとなったＤＭＡＣが、１６Ｍバイトの
アドレス空間を越えてアクセスしようとする時の動作は
、以下の様である。初めに、ＣＰＵより、データバスを
通して、任意のアドレスデータ８ビツトが、拡張アドレ
スレジスタ制御回路の制御により、拡張アドレスレジス
タにライトされる。次に、拡張アドレスレジスタ制御回
路は、バスマスターとなったＤＭＡＣが出力するアコ− トレスＡ２３〜ＡＩがすべて１′１”であるバスサイク
ルを検出する。ＤＭＡＣが１６Ｍバイトを越えてアクセ
スする時は必ず、アドレスＡ２３〜ＡｌがすべてＩｔ
１７１であるアドレス信号をアドレスバス上に出力する
からである。拡張アドレスレジスタ制御回路は、このア
ドレスＡ２３〜Ａ１がすべてＩＩ １１１であるバスサ
イクルを検出すると、このバスサイクルのデータ転送の
完了信号を利用して、拡張アドレスレジスタに保持され
ているアドレスＡ３１〜Ａ２４のアドレスデータ８ビツ
トをカウントアツプするように拡張アドレスレジスタを
制御する。この結果、次のバスサイクルでは。
カウントアツプされたアドレスＡ３１〜Ａ２４の拡張ア
ドレスと、ＤＭＡＣから出力されるアドレスＡ２３〜Ａ
１が同時に出力されることにより、１６Ｍバイトを越え
たアクセスが可能となる。
ドレスと、ＤＭＡＣから出力されるアドレスＡ２３〜Ａ
１が同時に出力されることにより、１６Ｍバイトを越え
たアクセスが可能となる。
第２図を用いて、外部記憶装置８内の画像データを画像
データ用メモリ部／Ｏに転送する時の従来の動作を説明
する。ＣＰＵ部１は、ＤＭＡＣ部４− ２の内部レジスタをライト状態に設定し、また、データ
変換制御回路４、ＳＣ８Ｉ・ＬＳＩ５を外部記憶装置８
に対してリード状態に設定する。この状態で、ＣＰＵ部
１は、ＳＣ８Ｉ・ＬＳＩ５にリードコマンドを発行して
、５Ｃ８Ｉ・ＬＳＩ５が外部記憶装置８に対してリード
動作を行う。８ビツトのリードデータは、ＳＣ８Ｉ・Ｌ
ＳＩ５を通して、データ変換制御回路４で１６ビツトの
データに変換され、保持される。データ変換制御回路４
は、ＤＭＡ０部３に対して、ＤＭＡ転送要求信号を出力
する。ＤＭＡ０部３は、ＣＰＵ部１よリバス権を獲得し
た後、データ変換制御回路４と画像データ用メモリ部／
Ｏとの間でワードデータのＤＭＡ転送を行う。このとき
、ＤＭＡ０部３は、画像データ用メモリ部／Ｏに対して
、アドレスバス２０を通してアドレス信号Ａ２３〜Ａ１
を出力することから、メモリアクセス可能なアドレス領
域は、最大１６Ｍバイトである。しかし、画像データ用
メモリ部／Ｏのメモリ領域は、／Ｏ０Ｍバイト以上ある
ため１度にすべての領域に対しては、アクセスすること
ができず、効率的なデータ転送ではない。
データ用メモリ部／Ｏに転送する時の従来の動作を説明
する。ＣＰＵ部１は、ＤＭＡＣ部４− ２の内部レジスタをライト状態に設定し、また、データ
変換制御回路４、ＳＣ８Ｉ・ＬＳＩ５を外部記憶装置８
に対してリード状態に設定する。この状態で、ＣＰＵ部
１は、ＳＣ８Ｉ・ＬＳＩ５にリードコマンドを発行して
、５Ｃ８Ｉ・ＬＳＩ５が外部記憶装置８に対してリード
動作を行う。８ビツトのリードデータは、ＳＣ８Ｉ・Ｌ
ＳＩ５を通して、データ変換制御回路４で１６ビツトの
データに変換され、保持される。データ変換制御回路４
は、ＤＭＡ０部３に対して、ＤＭＡ転送要求信号を出力
する。ＤＭＡ０部３は、ＣＰＵ部１よリバス権を獲得し
た後、データ変換制御回路４と画像データ用メモリ部／
Ｏとの間でワードデータのＤＭＡ転送を行う。このとき
、ＤＭＡ０部３は、画像データ用メモリ部／Ｏに対して
、アドレスバス２０を通してアドレス信号Ａ２３〜Ａ１
を出力することから、メモリアクセス可能なアドレス領
域は、最大１６Ｍバイトである。しかし、画像データ用
メモリ部／Ｏのメモリ領域は、／Ｏ０Ｍバイト以上ある
ため１度にすべての領域に対しては、アクセスすること
ができず、効率的なデータ転送ではない。
次に、第１図、第３図、第４図を用いて拡張アドレス機
能を有したファイル装置のデータ転送時のアドレス制御
機能について説明する。外部記憶装置８に対して、リー
ド動作を行い、データ変換制御回路４で８ビツトデータ
を１６ビツトデータに変換し、保持するまでの動作は、
従来と同様である。データ変換制御回路４は、ＤＭＡＣ
部３に対して、ＤＭＡ転送要求信号を出力する。ＤＭＡ
Ｃ部３は、ＣＰＵ部１よりバス権を獲得した後、データ
変換制御回路４と画像データ用メモリ部／Ｏとの間でワ
ードデータのＤＭＡ転送を行う。このとき、ＤＭＡＣ部
３は、第４図に示した様に、１６Ｍバイト８０ａを越え
て、画像データ用メモリ部／Ｏに対して、／Ｏ０Ｍバイ
ト以上のメモリアクセスを行うために、アドレスバス２
０を通してアドレスＡ３１〜Ａ２４を出力する。ここで
、最初の１６Ｍバイト８０ａを越えて、次の１６Ｍバイ
ト８０ｂに移行する時のアドレスＡ３１〜Ａ２４の制御
について述べる。以下同様の制御が最大４Ｇバイトまで
くり返えされる。ＣＰＵ部１は、最初に、拡張アドレス
レジスタ制御回路９ａにより、拡張アドレスレジスタ９
ｂにアドレスＡ３１〜Ａ２４の１６進値ＯＯをライトす
る。この状態は、１６Ｍバイト８０ａをアクセスしてい
る間は、拡張アドレスレジスタ９ｂよりアドレスバス２
０上にＤＭＡＣ部のアドレスＡ２３〜Ａ１と同時に出力
される。そしてＤＭＡＣ部３が、アドレスＡ２３〜Ａ１
をすべて１を出力した時、拡張アドレスレジスタ制御回
路９ａは、第３図に示したようにこのバスサイクルをＣ
ＮＴＳＴＳ−Ｎ６３がローレベルになることで認識する
ことができる。
能を有したファイル装置のデータ転送時のアドレス制御
機能について説明する。外部記憶装置８に対して、リー
ド動作を行い、データ変換制御回路４で８ビツトデータ
を１６ビツトデータに変換し、保持するまでの動作は、
従来と同様である。データ変換制御回路４は、ＤＭＡＣ
部３に対して、ＤＭＡ転送要求信号を出力する。ＤＭＡ
Ｃ部３は、ＣＰＵ部１よりバス権を獲得した後、データ
変換制御回路４と画像データ用メモリ部／Ｏとの間でワ
ードデータのＤＭＡ転送を行う。このとき、ＤＭＡＣ部
３は、第４図に示した様に、１６Ｍバイト８０ａを越え
て、画像データ用メモリ部／Ｏに対して、／Ｏ０Ｍバイ
ト以上のメモリアクセスを行うために、アドレスバス２
０を通してアドレスＡ３１〜Ａ２４を出力する。ここで
、最初の１６Ｍバイト８０ａを越えて、次の１６Ｍバイ
ト８０ｂに移行する時のアドレスＡ３１〜Ａ２４の制御
について述べる。以下同様の制御が最大４Ｇバイトまで
くり返えされる。ＣＰＵ部１は、最初に、拡張アドレス
レジスタ制御回路９ａにより、拡張アドレスレジスタ９
ｂにアドレスＡ３１〜Ａ２４の１６進値ＯＯをライトす
る。この状態は、１６Ｍバイト８０ａをアクセスしてい
る間は、拡張アドレスレジスタ９ｂよりアドレスバス２
０上にＤＭＡＣ部のアドレスＡ２３〜Ａ１と同時に出力
される。そしてＤＭＡＣ部３が、アドレスＡ２３〜Ａ１
をすべて１を出力した時、拡張アドレスレジスタ制御回
路９ａは、第３図に示したようにこのバスサイクルをＣ
ＮＴＳＴＳ−Ｎ６３がローレベルになることで認識する
ことができる。
このとき、拡張アドレスレジスタ制御回路９ａは、この
バスサイクル中で、ＣＰ−Ｐ６４のローレベルからハイ
レベルへの変化時に、拡張アドレスレジスタ９ｂに保持
されているアドレスＡ３１〜Ａ２４の１６進値ＯＯをカ
ウントアツプする様制御する。この結果、拡張アドレス
レジスタ内のアドレスＡ３１〜Ａ２４の１６進値は０１
と変化す− る。次に、１６Ｍバイト８０ｂの先頭をアクセスする次
のバスサイクルにおいて、拡張アドレスレジスタ９ｂよ
り第３図に示すように、０Ｅ−Ｎ６５がローレベルの間
、カウントアツプされたアドレスＡ３１〜Ａ２４をアド
レスバス上に出力する。
バスサイクル中で、ＣＰ−Ｐ６４のローレベルからハイ
レベルへの変化時に、拡張アドレスレジスタ９ｂに保持
されているアドレスＡ３１〜Ａ２４の１６進値ＯＯをカ
ウントアツプする様制御する。この結果、拡張アドレス
レジスタ内のアドレスＡ３１〜Ａ２４の１６進値は０１
と変化す− る。次に、１６Ｍバイト８０ｂの先頭をアクセスする次
のバスサイクルにおいて、拡張アドレスレジスタ９ｂよ
り第３図に示すように、０Ｅ−Ｎ６５がローレベルの間
、カウントアツプされたアドレスＡ３１〜Ａ２４をアド
レスバス上に出力する。
この結果、１６Ｍバイト単位の境界において、同様の制
御が行なわれて第４図に示すように、アドレスＡ３１〜
Ａ２４がＯＯからＦＦになるまで行なわれ、４Ｇバイト
までのメモリアクセスが可能となる。
御が行なわれて第４図に示すように、アドレスＡ３１〜
Ａ２４がＯＯからＦＦになるまで行なわれ、４Ｇバイト
までのメモリアクセスが可能となる。
本発明によれば、画像データ用メモリ部に大容量（／Ｏ
０Ｍバイト以上の容量）を接続した場合、メモリ部に対
するアクセスが１度で可能となり、従来の１６Ｍバイト
までのアクセスに比べてデータ転送の効率向上をはかる
ことができる。
０Ｍバイト以上の容量）を接続した場合、メモリ部に対
するアクセスが１度で可能となり、従来の１６Ｍバイト
までのアクセスに比べてデータ転送の効率向上をはかる
ことができる。
第１図は拡張アドレス機能を有したファイル制御装置を
示す図、第２図は従来のファイル制御装置を示す図、第
３図は最初の１６Ｍバイトのメモ８− リ領域の最終アドレス出力状態から次の１６Ｍバイトの
メモリ領域の先頭アドレス出力状態図、第４図は拡張ア
ドレスを有した場合の４Ｇバイトまでのメモリマツプを
示す図である。
示す図、第２図は従来のファイル制御装置を示す図、第
３図は最初の１６Ｍバイトのメモ８− リ領域の最終アドレス出力状態から次の１６Ｍバイトの
メモリ領域の先頭アドレス出力状態図、第４図は拡張ア
ドレスを有した場合の４Ｇバイトまでのメモリマツプを
示す図である。
Claims (1)
- １、システム全体を制御するＣＰＵ部、メモリーメモリ
間、あるいは、メモリ−Ｉ／Ｏデバイス間のバイト、ワ
ードのデータ転送を制御するＤＭＡＣ部、主記憶部、大
量の画像データを保持する画像データ記憶装置部、及び
外部記憶装置を制御するＩ／Ｏ機器制御部から構成され
るコンピュータシステムにおいて、最大１６Ｍバイトま
でアクセス可能なＤＭＡＣ部を使用し、このＤＭＡＣ部
がバスマスターの時にＤＭＡＣ部から出力されるアドレ
スＡ２３〜Ａ１がすべて“１”であるバスサイクルを認
識し、このバスサイクルの時に、拡張アドレスであるＡ
３１〜Ａ２４をカウントアップし、次のバスサイクルの
時に、カウントアップされた拡張アドレスＡ３１〜Ａ２
４をＤＭＡＣ部のアドレスＡ２３〜Ａ１と同時に出力し
、最大４Ｇバイトまでアクセス可能とする機能と、ＣＰ
Ｕ部がバスマスターの時に、ＣＰＵ部から任意のアドレ
スＡ３１〜Ａ２４をリード／ライト可能な機能を有する
拡張アドレスレジスタを拡張アドレス制御回路を設けた
ことを特徴とするファイル制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29734689A JPH03158953A (ja) | 1989-11-17 | 1989-11-17 | フアイル制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29734689A JPH03158953A (ja) | 1989-11-17 | 1989-11-17 | フアイル制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03158953A true JPH03158953A (ja) | 1991-07-08 |
Family
ID=17845325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29734689A Pending JPH03158953A (ja) | 1989-11-17 | 1989-11-17 | フアイル制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03158953A (ja) |
-
1989
- 1989-11-17 JP JP29734689A patent/JPH03158953A/ja active Pending
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