JPH0315765A - テストボード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 被試験用半導体素子を着脱するソケットが基板に実装さ
れ、該基板に配列されたパッドに所定のテスト信号の入
出力を行うことで該被試験用半導体素子に対する電気特
性の測定を行うテストボードに関し、 配線材による接続をなくすことで、作業工数の削減を図
ると共に、被試験用半導体素子の電源供給に対するイン
ダクダンスを極力小さくすることでテストに於ける信頼
性の向上を図ることを目的とし、 基板の表面および裏面にはスルホールに近接されたペタ
パターンを形成し、必要に応じて、該表面または裏面の
いつれかの該ペタパターンに所定の該スルホールを半田
による半田付けによって短絡し、被試験用半導体素子に
対する電源供給が該ペタパターンを介して行われるよう
に構戒する．〔産業上の利用分野〕 本発明は被試験用半導体素子を着脱するソケットが基板
に実装され、該基板に配列されたパッドに所定のテスト
信号の人出力を行うことで該該被試験用半導体素子に対
する電気特性の測定を行うテストボードに関する。

電子機器に広く用いられる半導体素子は、その製造工程
において、電気特性が測定され、所定の規格を満足する
かどうかの試験が行われる。

このような試験は、一般的に、半導体素子の着脱が可能
なソケットが実装されたテストボードが準備され、テス
トボードに試験すべき半導体素子を逐次装着し、半導体
素子の入出力端子がテストボードを介して電気特性を測
定する試験器に接続されることで行われる。

したがって、このようなテストボードは、装着された半
導体素子の入出力端子が試験器に接続されるように形成
され、かつ、種々の半導体素子の着脱が容易に行えるよ
うに形成されることが必要である． 〔従来の技術〕 従来は第４図の従来の説明図に示すように構或さていた
。第４図の（ａ）は側面図，（ｂ）は配線接続の説明図
である。

第４図の（ａ）に示すように、基板１０の表面１０Ａに
は被試験用半導体素子１が矢印Ａのように着脱されるソ
ケット２が設けられ、裏面１０Ｂには試験器（図示され
ていない）のコンタクト１５に圧接される引き出しパッ
ド１４と、引き出しパッドｌ４にパターン配線１８によ
って接続された接続パッド１３とが配列され、更に、電
源のグランドに接続されたペタパターン１１と、電源の
所定の電位に接続されたべタパターン１２とが張架され
ている。

また、ソケット２のピン２Ａは基板１０の裏面１０Ａに
突出され、電源を供給すべきビン２Ａに対してはペタパ
ターンｌ１と１２からディスクリート配線材１７が接続
され、被試験用半導体素子ｌに電源の供給を行い、一方
、テスト信号の入出力を行うべきピン２Ａに対しては接
続パッドから同軸配線材ｌ６が接続され、被試験用半導
体素子１にテスト信号の入出力を行うように形成されて
いる。

このような同軸配線材１６およびディスクリート配線材
１７の接続は（ｂ）に示すように、同軸配線材１６の場
合は、一端の芯線を接続パッド１３に半田付けし、外被
のシールド編組をグランドＧが接続されたべタパターン
ｌ１に半田８による半田付けを行い、他端の芯線を所定
のピン２Ａに半田付けすることで行われ、ディスクリー
ト配線材１７の場合は、一端をグランドＧに接続された
ペタパターン１ｌおよび電源に接続されペタパターンｌ
２にそれぞれ半田８による半田付けを行い、他端を所定
のピン２Ａに半田付けすることで行われていた。

したがって、測定器のコンタクトｌ５が引き出しパッド
１４に圧接されることで、測定器からのテスト信号が被
試験用半導体素子ｌに入出力され、電気特性の測定が行
われていた。

また、これらの同軸配線材ｌ６およびディスクリート配
線材１７の接続は、通常、被試験用半導体素子ｌのタイ
プに応じて、接続換えが行われ、所定の被試験用半導体
素子ｌに対する試験が行えるように配慮されていた。

〔発明が解決しようとする課題〕

このようなビン２Ａが同軸配線材１６によって接続パッ
ド１３に、また、ディスクリート配線材１７によってペ
タパターン１ｌまたは１２のそれぞれに接続させる構戒
では、特に、電源の供給を行うビン２Ａとペタパターン
１１およびｌ２との間に距離があり、長い長さのディス
クリート配線材ｌ７によって接続されることになる。

したがって、電源供給を行うペタパターン１ｌと１２と
にに対する接続のインダクタンスが大きくなり、測定器
による電気特性の微細な値の測定が困難となる問題を有
していた． また、このような同軸配線材ｌ６またはディスクリート
配線材ｌ７によって接続を行うことは手間が掛り、工数
を要する問題を有していた。

そこで、本発明では、配線材による接続をなくすことで
、作業工数の削減を図ると共に、被試験用半導体素子の
電源供給に対するインダクダンスを極力小さくすること
でテストに於ける信頼性の向上を図ることを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

第１図に示すように、基Ｆｉ３の表面３Ａおよび裏面３
Ｂにはスルホール４に近接されたべタパターン７を形成
し、必要に応して、該表面３Ａまたは裏面３Ｂのいづれ
かの該ペタパターン７に所定の該スルホール４を半田８
による半田付けによって短絡し、被試験用半導体素子１
に対する電源供給が該ペタパターン７を介して行われる
ように構戒する。

このように構成することによって前述の課題は解決され
る。

〔作用〕

即ち、基板３の表面３Ａおよび裏面３Ｂにはスルホール
４に近接されたべタパターン７を形成し、所定のスルホ
ール４を表面３Ａおよび裏面３Ｂのいづれかのべタパタ
ーン７に短絡させることで被試験用半導体素子Ｉに対す
る電源の供給が行えるようにしたものである。

したがって、被試験用半導体素子１を着脱するソケット
２のビン２Ａをスルホール４に半田付けすることでテス
ト信号および電源供給の接続が行え、従来のような同軸
線材１６およびディスクリート配線材１７による配線が
不要となり、作業工数の削減が図れると共に、電源供給
に対する接続が短い距離によって行われることになり、
インダクダンスの低減が行われ、電気特性の測定精度の
向上が図れる。

〔実施例〕

以下本発明を第２図および第３図を参考に詳細に説明す
る． 第２図は本発明による一実施例の説明図で、（ａ）は側
面断面図，　（ｂｌ）　（ｂ２）はソケットの斜視図，
第３図は本発明の説明図で、（ａ）はペタパターンの平
面図，（ｂ）は（ａ）のＢ−８断面図，（Ｃ）は短絡の
説明図である。全図を通じて、同一符号は同一対象物を
示す。

第２図に示すように、基板３の表面３Ａにはスルホール
４にピン２Ａを半田付けすることでソケット２を固着し
、裏面３Ｂには前述の測定器のコンタクト１５が圧接さ
れるパッド５が配列され、全てのスルホール４は内層パ
ターン６によってパッド５に接続され、更に、基板３の
表面３Ａおよび裏面３Ｂにはスルホール４に近接したべ
タパターン７を張架されるように構威されている。

また、ソケット２には被試験用半導体素子１の着脱が行
われるように形成され、着脱すべき被試験用半導体素子
ｌが（ｂ１）に示すように、ピングリットアレイクイブ
の半導体素子１−１の場合は、ソケット２−１を基板３
に固着させ、ソケット２−１の挿脱穴２Ｂに半導体素子
１−１の端子１Ａを挿脱することで矢印Ａのように着脱
が行われる。

更に、着脱すべき被試験用半導体素子Ｉが（ｂ２）に示
すように、ディップタイプの半導体素子１−２の場合は
、半導体素子１−２の幅が１１のように小さいものとＬ
２のように大きいものとがある。

そこで、それぞれの素子に合ったソケット２−２のピン
２Ａが挿入されるよう基板３にはスルホール４が配列さ
れており、ソケット２−２を基板３に固着させ、ソケッ
ト２−２の挿脱穴２Ｃに半導体素子ｌ２のリード端子Ｉ
Ｂを挿脱することで矢印ＡｌまたはＡ２のようにいつれ
かの半導体素子２−２が着脱されるように形成されてい
る。

この場合、被試験用半導体素子Ｉに対するテスト信号の
入出力はソケット２の全てのビン２Ａが内層パターン６
によってパッド５に接続されているため、所定のパッド
５を選択することでコンタクト１５を圧接することによ
り行える。

この場合、人出力するテスト信号の内容によって内層パ
ターン６のインピーダンスの調整を図るよう内層パター
ン６の張架形態を配慮することが必要であり、更に、多
層化を行い内層にグランド層を設けることでも良い。

また、被試験用半導体素子Ｉに対するｔ源供給の供給は
、例えば、基板３の表面３Ａに張架されたペタパターン
７を電位Ｖを有する電源に、裏面３Ｂに張架されたペタ
パターン７をグランドＧに接続し、電源を供給するスル
ホール４に対して、半田８を溶着し、近接したべタパタ
ーン７とスルホール４と短絡させることで容易に電源供
給の供給を行うことができる。

このようなペタパターン７は第３図の（ａ）（ｂ）に示
すように、基板３の表面３八および裏面３Ｂに配列され
たソケット２をボンディングするスルホール４の外周と
の間に隙間Ｓを形或することで全面的に張架するように
形成されている。

そこで、被試験用半導体素子１の種類に応じて、（ｃ）
に示すように、ソケット２を固着する前に、所定の個所
のスルホール４を半田８によって表面３Ａのペタパター
ン７または裏面３Ｂのべタパターン７にそれぞれ短絡さ
せ、実際に試験を行う被試験用半導体素子ｌの電源供給
端子に電源の供給を行うようにすることができる。

この場合、短絡したスルホール４が内層パターン６によ
ってパッド５に接続されていても、テスト信号の人出力
に際してそのパッド５を無視するようにすることができ
るので支障はない。

したがって、被試験用半導体素子ｌに対する電源の供給
は短い距離の隙間Ｓを短絡することで行えることになり
、特に、電源の供給路に於けるインダクダンスを小さく
することができ、更に、テスト信号の人出力を行う端子
と、電源の供給を行う端子との配列が被試験用半導体素
子ｌの種類によって異なった場合でも、半田８による短
絡を所定のスルホール４に行うことで容易に対処するこ
とが行える。

〔発明の効果］ 以上説明したように、本発明によれば、ソケットのビン
が固着されるスルホールに近接するように基板の表面お
よび裏面にペタパターンを張架し、所定のスルホールを
ペタパターンに短絡させ、被試験用半導体素子に対する
電源の供給を行うことで、電源の供給路に於けるインダ
クダンスを極力小さくすことができ、更に、所定のピン
に対して電源の供給を自在に行えるようにすることがで
きる。

したがって、従来のような同軸線材１６，ディスクリー
ト配線材１７などの接続は不要となり、作業工数の削減
が図れると共に、電源の供給路に於けるインダクダンス
が小さくなることで、電気特性の測定精度の向上が図れ
、信頼度の高い試験が行えることになり、実用的効果は
大である。

３は基板， ５はパッド， ７はペタパターン ２Ａはピン， ３Ｂは裏面を示す。

４はスルホール ６は内層パターン， ８は半田１ ３Ａは表面，

【図面の簡単な説明】

第ｌ図は本発明の原理説明図， 第２図は本発明による一実施例の説明図で、（ａ）は側
面断面図，　（ｂｌ）　（ｂ２）はソケットの斜視図， 第３図は本発明の説明図で、（ａ）はペタパターンの平
面図，（ｂ）は（ａ）のＢ−８断面図，（Ｃ）は短絡の
説明図． 第４図は従来の説明図で、（ａ）　妹は側面図，（ｂ）
は配線接続の説明図を示す． 図において、 １は被試験要半導体素子，２はソケット．第 １ 図

Claims (1)

1. 【特許請求の範囲】 被試験用半導体素子（１）を着脱するソケット（２）と
   、該ソケット（２）のピン（２Ａ）が半田付けされるス
   ルホール（４）を配設し、該スルホール（４）を所定の
   パッド（５）に接続する内層パターン（６）を有する基
   板（３）とを備え、該パッド（５）に所定のテスト信号
   の入出力を行うことで、該被試験用半導体素子（１）に
   対する電気特性の測定を行うテストボードであって、 前記基板（３）の表面（３Ａ）および裏面（３Ｂ）には
   前記スルホール（４）に近接されたペタパターン（７）
   を形成し、必要に応じて、該表面（３Ａ）または裏面（
   ３Ｂ）のいづれかの該ペタパターン（７）に所定の該ス
   ルホール（４）を半田（８）による半田付けによって短
   絡し、前記被試験用半導体素子（１）に対する電源供給
   が該ペタパターン（７）を介して行われることを特徴と
   するテストボード。