JPH03153058A - 半導体パッケージ及びその製造方法 - Google Patents

半導体パッケージ及びその製造方法

Info

Publication number
JPH03153058A
JPH03153058A JP29279189A JP29279189A JPH03153058A JP H03153058 A JPH03153058 A JP H03153058A JP 29279189 A JP29279189 A JP 29279189A JP 29279189 A JP29279189 A JP 29279189A JP H03153058 A JPH03153058 A JP H03153058A
Authority
JP
Japan
Prior art keywords
fine pattern
window frame
pattern conductor
noble metal
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29279189A
Other languages
English (en)
Inventor
Masao Yokochi
横地 正雄
Toshimi Mitsuyoshi
稔美 三吉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Narumi China Corp
Original Assignee
Narumi China Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Narumi China Corp filed Critical Narumi China Corp
Priority to JP29279189A priority Critical patent/JPH03153058A/ja
Publication of JPH03153058A publication Critical patent/JPH03153058A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体パッケージに関し、更に詳しくはクァッ
ドフラットパッケージ(以下QFPと略す)に関する。
[従来の技術] ICの高密度高集積化に伴い、多数のI10ビンを有す
るパッケージの要求が強くなっている。
従来、セラミックからなるQFPには、(a)導体とし
て、Mo、Wを用い還元雰囲気で焼結する同時焼成セラ
ミックスにリードフレームを銀ロウ付したリード付チッ
プキャリヤ(LDCC)、及び(b)空気中焼結したセ
ラミックスにシーリングガラスを印刷焼成し、リード付
したQFP−Gタイプが知られている。
[発明が解決しようとする課題] しかしながらLDCCは多層回路を容易に形成できるた
め、高密度化に対しては最適であるが、コストが高い欠
点がある。一方QFP−Gタイプは、エツチングまたは
スタンピングによりポンディングパッドからアウタリー
ドまで形成したりドフレームを使用するので、低コスト
であるが高密度化が困難である欠点があった。
本発明の目的は、容易に安価なファインバタンを有する
高!4積度のQFPを提供することにある。
口 発明の構成 [課頭を解決するための手段] 本発明の要点は、(A)貴金属ないし貴金属で被覆され
た金属を用いファインパターン導体を形成させること、
(B)導体とリードフレームの接合にAu、Ag、Pd
  から選ばれた貴金属による熱圧着ないし超音波併用
熱圧着を用いることにある。
本願における第1の発明は、半導体用クァッドフラット
パッケージにおいて、(イ)セラミック基体上にAu、
Ag、Pd  から運ばれた貴金属ないしこれらの貴金
属により被覆された金属からなるファインパターン導体
を有し、(ロ)これに外部リードとしてのリードフレー
11をA11、AgPdから選ばれた貴金属により接合
し、(ハ)さらにシーリングガラスを介してウィンドワ
フレムを装着してなることを特徴とする半導体パッケー
ジである。
本願の第2の発明は、半導体用クアンドフラットパッケ
ージを製造する工程において、(イ)セラミック基体を
準備する工程、(ロ)該セラミック基体上にAu、Ag
、Pdから遷ばれた貴金属、ないしこれらの貴金属によ
り被覆された金属面を形成する工程、 (ハ)該金属面をフォトエツチングすることにより、フ
ァインパターン導体を形成する工程、(ニ)外部リード
としてのリードフレームをAuAg、Pd  から選ば
れた貴金属により熱圧着ないし超音波併用熱圧着により
接合する工程、(ホ)シーリングガラスを介して、ウィ
ンドウフレームを接合する工程、 からなることを特徴とする半導体パッケージの製造方法
である。
本発明で貴金属ないし貴金属で被覆された金属を導体と
して用いる理由は、酸化に対して安定であること、及び
接合が容易であるからである。
また導体として、ファインパターン導体(3)を用いる
。ファインパターンとは線巾、線間共に50〜100μ
mの範囲をいう、この範囲の導体を用いることにより高
集積化がおこなわれる。このようなファインパターン導
体は、イ)蒸着、口)無電解メツキ、ハ)メタルオルガ
ニックベストなどにより全面に製膜後、公知のフォトレ
ジストを用いフォトエツチングを行うことにより形成さ
れる。この後電気抵抗の低減やり一ドフレノ、の熱圧着
性向上のためAu、Ag、Pd  の貴金属メツキをす
ることが好ましい。
リードフレーム(2)は、A 11、Ag、Pdから選
ばれた貴金属により、熱圧着法ないし超音波併用熱圧着
し、さらに、シーリングガラス(4)を用いセラミック
製ウィンドウフレーム(5)が装着される。 該ウィン
ドウフレームとは、半導体装着すべき凹み形成のため中
央部に穴の開いた枠体をいう。このようなシーリングガ
ラスはPbO系ガラス等、通常に用いられる低融点シー
リングガラスが用いられる。
リードフレームは、42アロイなどの材料が用いられる
が、その接着面にAu、Ag、Pdの貴金属メツキ処理
がされているのが好ましい。
本発明は、貴金属による熱接合とシーリングガラスによ
る補強を利用しているので、従来のセラミックパッケー
ジと同様、400℃以上の耐熱性を有する。 また本発
明の接合法は、銀ロウを用いる方法に比し処理温度が低
く簡便である。
本発明で用いるセラミック基体は、焼成後のセラミック
スのみならず、グレーズ処理、研磨処理して用いられる
こともある。
グレーズ処理は、好ましくはアルカリ土類金属酸化物−
アルミナ−シリカーB20.系ガラスを用いて行われる
[作用] 本願発明の半導体パッケージは、ファインバタン導体を
利用しているので高集積化が可能であり、熱圧着ないし
超音波併用熱圧着を利用しているので、導体としてAu
、Agなどの導通抵抗の低い金属を利用でき従来のW、
Mo導体に比し信号の高速化が可能となる。
[実施例] [実施例1] 第1図は、本発明の一実施例による半導体パッケージの
中央部断面図である。グレーズ処理したアルミナセラミ
ックスからなるセラミック基体(1)上に、Auからな
るファインパターン導体(3)が形成されている。線巾
、線間は各々80μrrI、60μmである。リードフ
レーム(2)はA llを介して、ファインパターン導
体と接合される。
別に、Wメタライズ、Nlメツキ、Auメツキにより形
成されたシールリング(6)が、ウィンドウフレーム(
5)の−主面に形成される。該ウィンドフレームは、ウ
ィンドウフレームが形成されていない他の主面を介し、
ファインパターン導体とリードフレームとの接合面へ、
シールガラス(4)により装着される。
この半導体パッケージは、以下の工程により形成される
アルミナ含量96%のセラミック原料をボールミルで配
合し、ドクターブレード法でセラミックグリーンシート
を作成した。これをプレスにて打ち抜き、1600℃で
焼成、グレーズ処理しセラミック基体(1)を得た。A
uレジネートペーストを全面印刷し、830°C焼成を
2回繰り返した。
しかる後、フォトエツチングにより、ファインパターン
導体(3)を形成した。線巾、間隔は、各々80 ノt
 m、60μmであった。
ファインパターン導体形成後電気抵抗低減のため、2 
)t m厚みのAuメツキを施した。
別に、熱圧着可能とするため42アロイ素材のリードフ
レーム(2)に、厚み2ノ1mのA uメツキを施した
。 次にリードフレームとセラミック上のファインパタ
ーン導体を超音波併用熱圧着装置を用い接合した。
あらかじめ、Wメタライズ、Niメツキ、Auメツキさ
れたシールリング(6)をもつセラミック製ウィンドウ
フレーム(5)に、シーリングガラス(4)を印刷焼成
したものを準備し、リードフレーム付された前記セラミ
ックスと組み合わせ、430℃、10分焼成を行いウィ
ンドウフレムの装着を行った。リードの接合強度は、ウ
ィンドウフレーム付前の100〜200gに対し、ウィ
ンドウフレーム付後は、600〜800gで、すぐれた
接着強度であった。
「実施例2コ セラミックス基体として、実施例1のグレーズ処理した
アルミナセラミックスの代わりにアルミナ微粒子を用い
焼結したセラミックスを用い、ファインパターン導体と
、して、実施例1のAuの代わりにAg−Pdを用いた
以外は実施例1と同様にした。導体形成は、Ag−Pd
レジネートを用いた。接合強度は、実施例1と同様優れ
ていた。
実施例3 ファインパターン導体として、実施例1のAuの代わり
に内部Cu、外部Auを用いた以外同様に行った。
導体形成は、メツキ法で府った。接合強度は実施例1同
様優れていた。
[発明の効果] 本発明はセラミックスの特徴である高信頼な耐熱性、気
密性をいかしつつL D CCより安価なパッケージの
提供に成功したものであり、その工業的意義は大きい。
【図面の簡単な説明】
第1図は、本発明による一実施例の半導体装置ジ中央部
の断面図である。 セラミック基体、2 リードフレーム、ファインパター
ン導体、4 シーリングガラ5、セラミック製ウィンド
ウフレーム、シールリング。

Claims (2)

    【特許請求の範囲】
  1. (1)半導体用クァッドフラットパッケージにおいて、
    (イ)セラミック基体上にAu、Ag、Pdから選ばれ
    た貴金属ないしこれ等貴金属により被覆された金属から
    なるファインパターン導体を有し、(ロ)これに外部リ
    ードとしてのリードフレームをAu、Ag、Pdから選
    ばれた貴金属により接合し、(ハ)さらにシーリングガ
    ラスを介してウィンドウフレームを装着してなることを
    特徴とする半導体パッケージ。
  2. (2)半導体用クァッドフラットパッケージを製造する
    工程において、 (イ)セラミック基体を準備する工程、 (ロ)該セラミック基体上にAu、Ag、Pdから選ば
    れた貴金属、ないしこれら貴金属により被覆された金属
    面を形成する工程、 (ハ)該金属面をフォトエッチングすることにより、フ
    ァインパターン導体を形成する工程、(ニ)外部リード
    としてのリードフレームをAuAg、Pdから選ばれた
    貴金属により熱圧着ないし超音波併用熱圧着により接合
    する工程、(ホ)シーリングガラスを介して、ウィンド
    ウフレームを装着する工程、 からなることを特徴とする半導体パッケージの製造方法
JP29279189A 1989-11-10 1989-11-10 半導体パッケージ及びその製造方法 Pending JPH03153058A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29279189A JPH03153058A (ja) 1989-11-10 1989-11-10 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29279189A JPH03153058A (ja) 1989-11-10 1989-11-10 半導体パッケージ及びその製造方法

Publications (1)

Publication Number Publication Date
JPH03153058A true JPH03153058A (ja) 1991-07-01

Family

ID=17786385

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29279189A Pending JPH03153058A (ja) 1989-11-10 1989-11-10 半導体パッケージ及びその製造方法

Country Status (1)

Country Link
JP (1) JPH03153058A (ja)

Similar Documents

Publication Publication Date Title
JPH06125026A (ja) 端子構造とこれを用いた入出力端子部材及び配線基板
WO2020001979A1 (en) A wire bonding arrangement and method of manufacturing a wire bonding arrangement
JPH03153058A (ja) 半導体パッケージ及びその製造方法
JP2627509B2 (ja) 導電層を有する電子部品
JPH03229448A (ja) 半導体パッケージ及びその製造方法
JP2735708B2 (ja) セラミック配線基板
JP2589492B2 (ja) セラミックス回路基板
JP4105928B2 (ja) リードピン付き配線基板
JP3723350B2 (ja) 配線基板およびその製造方法
JP3463790B2 (ja) 配線基板
JPH05160284A (ja) 半導体素子収納用パッケージ
JPH0794624A (ja) 回路基板
JPS62131526A (ja) 金めつきされた電子部品
JP3881542B2 (ja) 配線基板
JP2710893B2 (ja) リード付き電子部品
JP2685159B2 (ja) 電子部品収納用パッケージ
JP2670208B2 (ja) 半導体素子収納用パッケージ
JPS60195953A (ja) 半導体装置およびその製造方法
JPS5998544A (ja) 半導体装置およびその製造方法
JPH08125098A (ja) 半導体装置及びその製造方法
JPS6384124A (ja) 半導体装置
JPS638621B2 (ja)
JPH0745962Y2 (ja) 半導体素子収納用パッケージ
JPH08125080A (ja) 半導体装置及びその製造方法
JPH05106082A (ja) 金の導電層を有する電子部品