JPH03150868A - 並列トランジスタの段の縦続接続を含むハイブリッド回路 - Google Patents

並列トランジスタの段の縦続接続を含むハイブリッド回路

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JPH03150868A
JPH03150868A JP2273148A JP27314890A JPH03150868A JP H03150868 A JPH03150868 A JP H03150868A JP 2273148 A JP2273148 A JP 2273148A JP 27314890 A JP27314890 A JP 27314890A JP H03150868 A JPH03150868 A JP H03150868A
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JP
Japan
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transistors
conductor tracks
circuit
transistor
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JP2273148A
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Jacques Chave
ジヤツク・シヤブ
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Alstom Holdings SA
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GEC Alsthom SA
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は並列トランジスタの段の縦続接続を含むハイブ
リッド回路に関する。
免肌Ａ宜遣 ハイブリッド回路は、電子構成要素用接続タブで終わっ
ているプリントされたコンダクタトラック網を有する“
基板”上の電子構成要素のアセンブリである。能動構成
要素への接続は、該能動構成要素を構成する半導体チッ
プ上の接続タブと、ハイブリッド回路の基板上の対応す
る接続タブとを相互接続する非常に細いボンディングワ
イヤにより実施されている。
所定の回路については一般に、これらの要素について多
種多様な可能な配置が存在する。
本発明の目的は、並列接続されたトランジスタの段を縦
続接続させることにより、特にパワエレクトロニクス又
はエネルギ変換システムで使用されてい・る“ダーリン
トン”型回路又は（バイポーラ型トランジスタと共同の
ＭＯＳ型トランジスタを含んでいる）“’ＨＯＳ−ＢＩ
Ｐ”型回路を作成し得る特定配置を提供することである
。
本発明の配置により中でも特に、制御段の出力と被制御
段の入力との間の電流バランスを改善することができ、
それにより回路の作動の最適化及び該回路を構成する電
子構成要素の損傷の危険性の低減が可能となる。
１咀ゑｌ１ 本発明は並列トランジスタの段の縦続接続を含むハイブ
リッド回路を提供する。該回路は、“ｎ″個のトランジ
スタを有する制御段と“’ｍ、ｎ”個のトランジスタを
有する被制御段とを備え、これらの種々のトランジスタ
は、各々が、ハイブリッド回路の基板に対向する面上に
配置されている第１の型の接続タブと、他方の面上に配
置されている第２の型及び第３の型の接続タブとを備え
ている半導体チップの形態をしており、該基板は第１の
型の接続タブと接触するように配置されている第１の型
のコンダクタトラックと、導線を介して第２及び第３の
型の接続タブに接続される第２の型及び第３の型のコン
ダクタトラックとを有し、該回路は、制御段のトランジ
スタの第１の型の接続タブが被制御段のトランジスタの
第１の型の接続タブに接続され、制御段の出力を構成す
る該制御段のトランジスタの第２の型の接続タブが、被
制御段の入力を構成する該被制御段のトランジスタの第
２の型の接続タブに接続され、且つ制御段のトランジス
タの第３の型の接続タブが被制御段のトランジスタの第
３の型の接続タブと同様に相互接続されるように設定さ
れていると共に、前記半導体チップが、１列当たり被制
御段のトランジスタ“論”個に対して制御段のトランジ
スタ１つを含んでいる“晴＋１”行“ｎ“列の行列に配
置され、種々の列が、前述した配置に従って相互接続さ
れている第１の型の種々のコンダクタトラック上に形成
され且つ前述した配置に従って相互接続されている第２
の型及び第３の型のコンダクタトラックにより交互に離
曝されていることを特徴とする。
添付図面を参照して本発明の詳細な説明する。
及且週 第１図に示す”ＭＯＳ−ＢＩＰ”回路は２つの段の縦続
接続であり、各段は並列に接続されたトランジス夕、即
ち並列に接続された°′ｎ”個のＮＯＳ　）ランジスタ
Ｍ、　、Ｍ、等からなる制御段及び並列に接続されたｍ
、ｎ”個のバイポーラトランジスタＢ＋　、８２等から
なる被制御段を含んでいる。
種々のＭＯＳ　）ランジスタの相互接続されたソースＳ
からなる制御段からの出力は、種々のバイポーラトラン
ジスタの相互接続されたベースＢからなる被制御段の入
力に接続されている。
ＭＯＳ　）ランジスタのゲートＧは更にバイポーラトラ
ンジスタのエミッタと同様に相互接続されており、ＭＯ
Ｓトランジスタの相互接続されたドレインＤはバイポー
ラトランジスタの相互接続されたコレクタＣに接続され
ている。
ハイブリッド回路技術を使用してこの回路を作成するた
めに、トランジスタはチップの後面及び前面上に配置さ
れるトランジスタの種々の電極に対応する接続タブを備
えた長方形の半導体チップの形態をしている。前記の後
面及び前面はそれぞれハイブリッド回路の基板に対向し
て配置された面及び線面の裏面からなっている。
ＭＯＳ　）ランジスタの場合、トレインアクセスタブは
後面上に配置され、ゲート及びソースアクセスタブは前
面上に配置されている。バイポーラトランジスタの場合
、コレクタアクセスタブは後面上に配置され、ベース及
びエミッタアクセスタブは前面上に配置されている。
第２図に示す配置ではこれらの半導体チップは、各列が
１つのＭＯＳトランジスタと３つのバイポーラトランジ
スタとを含んでいるｍ＋１”行、゛ｎ”列の行列で構成
されている（即ち第２図はｌ・３の例を示している）０
図面ではＭＯＳｌ−ランジスタは斜線の引かれた前面で
示されており、バイポーラトランジスタの前面は斜線が
引かれていない６ Ｐ°１のような横断方向コンダクタトラックにより相互
接続されている種々のコンダクタトラックＰ　Ｉ　Ｉ　
＋　’　＋　２等上にトランジスタが装着されることに
より、種々の列のＭＯＳ　）ランジスタのドレインはバ
イポーラトランジスタのコレクタに接続される。
このようにコンダクタトラックＰ　ｌ　ｌ　＊　Ｐ　１
２等上に配置された種々の列のトランジスタは、第２の
コンダクタトラックＰ＋　＋ｈｚ＋Ｐ２ｓ等及び第３の
コンダクタトラックＰ３１＋Ｐ３２等により交互に離隔
されており、それにより１つの列のバイポーラトランジ
スタのベースをＦのような導線を介して同列のＭＯＳト
ランジスタのソースに接続し且つ１つの列のバイポーラ
トランジスタのエミッタを同様にＦ。
のような導線を介して相互接続することができる。
第２のコンダクタトラックＰ、、　、Ｐ、□、Ｐ２３等
はＰ’２のような横断方向コンダクタトラックにより相
互接続され、第３のコンダクタトラックＰ３１＋Ｐ３２
等はＰｏ、のような横断方向コンダクタトラックにより
相互接続されている。
配置のコンパクト性を改善するためには、Ｐ“、。
ｐ’　２．ｐ’　、のような横断方向コンダクタトラッ
クがこのようにして得られるパターンの両側に配置され
るのが有利である。
種々のＭＯＳ　）ランジスタのゲートは更に、横断方向
に配置されるのが有利な共通コンダクタトラックＰに総
てが接続されているＦ”のような導線を介して相互接続
されている。
ＭＯＳトランジスタのソースとバイポーラトランジスタ
のベースとの間の電流を平衡化するために、参照番号が
Ｆ、Ｆ’　、Ｆ”の導線の長さは等しく且つできるだけ
短くする。これにより、５ＯＳ）ランジスタとバイポー
ラトランジスタとの間の接続抵抗（第１図の参照番号“
「”で示す）が低減され、更には電流ループ、従って漂
遊インダクタンスを低減させることができる。
【図面の簡単な説明】
第１図は’ＨＯＳ−ＢＩＰ”回路の電気回路図であり、
第２図は第１図に示す“ＭＯＳ−ＢＩＰ”回路のハイブ
リッド回路実現のための本発明の配置図である。 Ｂ１１．ベース、 Ｃ１６，コレクタ、 Ｄｌｏ、ドレイン、 Ｅｌｌ、エミッタ、 Ｆ、Ｆ’　、Ｆ”、、、導線、 Ｇ６１．ゲート、 Ｓ１１．ソース。

Claims (4)

    【特許請求の範囲】
  1. （１）　並列トランジスタの段の縦続接続を含むハイブ
    リッド回路であって、該回路が、“ｎ”個のトランジス
    タを有する制御段と“ｍ．ｎ”個のトランジスタを有す
    る被制御段とを備え、これらの種々のトランジスタは、
    各々が、ハイブリッド回路の基板に対向する面上に配置
    されている第１の型の接続タブと、他方の面上に配置さ
    れている第２の型及び第３の型の接続タブとを備えてい
    る半導体チップの形態をしており、該基板が第１の型の
    接続タブと接触するように配置されている第１の型のコ
    ンダクタトラックと、導線を介して第２及び第３の型の
    接続タブに接続される第２の型及び第３の型のコンダク
    タトラックとを有し、該回路が、制御段のトランジスタ
    の第１の型の接続タブが被制御段のトランジスタの第１
    の型の接続タブに接続され、制御段の出力を構成する該
    制御段のトランジスタの第２の型の接続タブが、被制御
    段の入力を構成する該被制御段のトランジスタの第２の
    型の接続タブに接続され、且つ制御段のトランジスタの
    第３の型の接続タブが被制御段のトランジスタの第３の
    型の接続タブと同様に相互接続されるように設定されて
    いると共に、前記半導体チップが、１列当たり被制御段
    のトランジスタ“ｍ”個に対して制御段のトランジスタ
    １つを含んでいる“ｍ＋１”行“ｎ”列の行列に配置さ
    れ、種々の列が、前述した配置に従って相互接続されて
    いる第１の型の種々のコンダクタトラック上に形成され
    且つ前述した配置に従って相互接続されている第２の型
    及び第３の型のコンダクタトラックにより交互に離隔さ
    れていることを特徴とする回路。
  2. （２）　半導体チップの接続タブを同一型のコンダクタ
    トラックに接続する導線の長さが同一であり且つできる
    だけ短いことを特徴とする請求項１に記載の回路。
  3. （３）　前記コンダクタトラックが横断方向に配置され
    ているコンダクタトラックにより相互接続されているこ
    とを特徴とする請求項１に記載の回路。
  4. （４）　横断方向に配置される前記コンダクタトラック
    が、半導体チップの列が配置されているコンダクタトラ
    ック及び介在するコンダクタトラックの列により構成さ
    れるパターンの両側に配置されていることを特徴とする
    請求項３に記載の回路。
JP2273148A 1989-10-11 1990-10-11 並列トランジスタの段の縦続接続を含むハイブリッド回路 Pending JPH03150868A (ja)

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FR8913277A FR2652983B1 (fr) 1989-10-11 1989-10-11 Montage en cascade d'etages de transistors en parallele realise en circuit hybride.

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EP (1) EP0422554B1 (ja)
JP (1) JPH03150868A (ja)
AT (1) ATE101303T1 (ja)
DE (1) DE69006447T2 (ja)
ES (1) ES2050906T3 (ja)
FR (1) FR2652983B1 (ja)

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FR2620862B1 (fr) * 1987-09-17 1990-04-06 Thomson Semiconducteurs Montage en parallele de transistors mos de puissance

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EP0422554A1 (fr) 1991-04-17
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EP0422554B1 (fr) 1994-02-02
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ES2050906T3 (es) 1994-06-01
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DE69006447D1 (de) 1994-03-17

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