JPH0314231B2 - - Google Patents
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- JPH0314231B2 JPH0314231B2 JP6992685A JP6992685A JPH0314231B2 JP H0314231 B2 JPH0314231 B2 JP H0314231B2 JP 6992685 A JP6992685 A JP 6992685A JP 6992685 A JP6992685 A JP 6992685A JP H0314231 B2 JPH0314231 B2 JP H0314231B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
Description
【発明の詳細な説明】
〔概要〕
論理用および定電流源用のバイアス電圧を必要
とする複数の論理回路を備えた半導体装置であつ
て、各論理回路に印加される電源電圧が論理回路
の位置に依存して変化したときに生ずる出力電圧
変化を補償したものである。
とする複数の論理回路を備えた半導体装置であつ
て、各論理回路に印加される電源電圧が論理回路
の位置に依存して変化したときに生ずる出力電圧
変化を補償したものである。
本発明は論理用および定電流源用の２つのバイ
アス電圧を必要とする複数のECL（エミツタ結合
論理）回路を備えた半導体装置に関する。
アス電圧を必要とする複数のECL（エミツタ結合
論理）回路を備えた半導体装置に関する。
一般に、複数のECL回路を備えた半導体装置
には、各ECL回路のカレントスイツチを構成す
る基準トランジスタに対するバイアス電圧（論理
用バイアス電圧とする）を必要とし、また、カレ
ントスイツチを駆動せしめるための定電流源に対
するバイアス電圧（定電流源用バイアス電圧とす
る）を必要とする。このような２つのバイアス電
圧を発生するために、従来、各ECL回路毎に安
定なバイアス電圧を発生する安定内部バイアス発
生回路を設ける方式、あるいは各ECL回路に共
通な安定バイアス電圧を発生する共通バイアス発
生回路を設け、各ECL回路毎には簡単なレベル
シフト手段よりなる内部バイアス発生回路を設け
る方式がある。しかしながら、前者は各バイアス
発生回路自体が複雑化して製造コスト、電力消
費、集積度等の点で問題があり、他方、後者は共
通バイアス発生回路と各内部バイアス発生回路と
の間の結線数を２つ必要とし、従つて、信頼性、
集積度等の点で問題がある。
には、各ECL回路のカレントスイツチを構成す
る基準トランジスタに対するバイアス電圧（論理
用バイアス電圧とする）を必要とし、また、カレ
ントスイツチを駆動せしめるための定電流源に対
するバイアス電圧（定電流源用バイアス電圧とす
る）を必要とする。このような２つのバイアス電
圧を発生するために、従来、各ECL回路毎に安
定なバイアス電圧を発生する安定内部バイアス発
生回路を設ける方式、あるいは各ECL回路に共
通な安定バイアス電圧を発生する共通バイアス発
生回路を設け、各ECL回路毎には簡単なレベル
シフト手段よりなる内部バイアス発生回路を設け
る方式がある。しかしながら、前者は各バイアス
発生回路自体が複雑化して製造コスト、電力消
費、集積度等の点で問題があり、他方、後者は共
通バイアス発生回路と各内部バイアス発生回路と
の間の結線数を２つ必要とし、従つて、信頼性、
集積度等の点で問題がある。
これに対し、本願出願人は、共通バイアス発生
回路と各内部バイアス発生回路との間の結線数を
減少させた半導体装置を概に提案している（参
照：特願昭58−173197号）。
回路と各内部バイアス発生回路との間の結線数を
減少させた半導体装置を概に提案している（参
照：特願昭58−173197号）。
本願出願人が既に提案した半導体装置は、第６
図に示すように、複数の各論理（ECL）回路１
−１，１−２，１−３，…に対して内部バイアス
発生回路２−１，２−２，２−３，…が設けら
れ、さらに、これら内部バイアス発生回路２−
１，２−２，２−３…には共通バイアス発生回路
３が設けられている。共通バイアス発生回路３は
単一の安定なバイアス電圧VBBを各内部バイアス
発生回路２−１，２−２，２−３，…に供給し、
この結果、内部バイアス発生回路たとえば２−１
は論理用バイアス電圧VREF1および定電流源用バ
イアス電圧VC1をECL回路１−１に供給する。
図に示すように、複数の各論理（ECL）回路１
−１，１−２，１−３，…に対して内部バイアス
発生回路２−１，２−２，２−３，…が設けら
れ、さらに、これら内部バイアス発生回路２−
１，２−２，２−３…には共通バイアス発生回路
３が設けられている。共通バイアス発生回路３は
単一の安定なバイアス電圧VBBを各内部バイアス
発生回路２−１，２−２，２−３，…に供給し、
この結果、内部バイアス発生回路たとえば２−１
は論理用バイアス電圧VREF1および定電流源用バ
イアス電圧VC1をECL回路１−１に供給する。
なお、VCC，VEEは電源電圧、４は電源電圧VCC
用パツド、５は電圧VCC用の電源線、６は電圧
VEE用電源線を示す。
用パツド、５は電圧VCC用の電源線、６は電圧
VEE用電源線を示す。
第７図は第６図のECL回路および内部バイア
ス回路の詳細な回路図である。たとえば、ECL
回路１−１は、エミツタが共通接続された入力ト
ランジスタQ1，Q2，Q3および定電流源として作
用するトランジスタQ4および抵抗R3を備えてい
る。入力トランジスタQ1，Q2の各ゲートには２
入力IN1，IN2が印加されており、基準トランジ
スタQ3のベースにはバイアス電圧VREF1が印加さ
れている。他方、定電流源としてのトランジスタ
Q4のベースにはバイアス電圧VC1が印加されてい
る。さらに、共通接続されたトランジスタQ1，
Q2の各コレクタと電源線５との間には抵抗R1が
接続され、トランジスタQ3のコレクタと電源線
５との間には抵抗R2が接続されている。
ス回路の詳細な回路図である。たとえば、ECL
回路１−１は、エミツタが共通接続された入力ト
ランジスタQ1，Q2，Q3および定電流源として作
用するトランジスタQ4および抵抗R3を備えてい
る。入力トランジスタQ1，Q2の各ゲートには２
入力IN1，IN2が印加されており、基準トランジ
スタQ3のベースにはバイアス電圧VREF1が印加さ
れている。他方、定電流源としてのトランジスタ
Q4のベースにはバイアス電圧VC1が印加されてい
る。さらに、共通接続されたトランジスタQ1，
Q2の各コレクタと電源線５との間には抵抗R1が
接続され、トランジスタQ3のコレクタと電源線
５との間には抵抗R2が接続されている。
これらトランジスタQ1〜Q4、および抵抗R1〜
R3は１つのカレントスイツチを構成しているが、
入力数は任意に変更し得る。
R3は１つのカレントスイツチを構成しているが、
入力数は任意に変更し得る。
さらに、出力用のトランジスタ（エミツタホロ
ワ）Q5，Q6、および抵抗R4，R5が設けてあり、
カレントスイツチの状態に応じて出力OUT１，
OUT２のいずれか一方がハイレベルにされ、他
方がローレベルにされる。
ワ）Q5，Q6、および抵抗R4，R5が設けてあり、
カレントスイツチの状態に応じて出力OUT１，
OUT２のいずれか一方がハイレベルにされ、他
方がローレベルにされる。
内部バイアス発生回路たとえば２−１は、トラ
ンジスタQ7，Q8、抵抗R6，R7，R8、およびダイ
オードD1を備えている。ここで、共通バイアス
電圧VBBが一定であれば、バイアス電圧VC1は、 VC1＝VBB−VBE（Q7） （ただし、VBEはトランジスタQ7のベース−エ
ミツタ間電圧であつてほぼ一定）であり、一定と
なる。つまり、この場合、トランジスタQ7はレ
ベルシフト手段として作用する。また、トランジ
スタQ7のエミツタ−ベース間電圧VBE（Q7）はほ
ぼ一定であるので、そのコレクタ電流もほぼ一定
となる。従つて、抵抗R6の両端間電圧もほぼ一
定となり、バイアス電圧VREFIは、 VREF1＝VCC′−Ｖ（R6） −VBE（Q8） ただし、VCC′はECL回路１−１、内部回路２
−１の場所での電源線５の電圧値、Ｖ（R6）は抵
抗R6の両端間電圧、VBE（Q8）はレベルシフト手
段としてのトランジスタQ6のベース−エミツタ
間電圧であつてほぼ一定、によつて表わすことが
できる。つまり、抵抗R6の値が一定であれば、
バイアス電圧VREF1は電源電圧VCC′に応じて変化
する。
ンジスタQ7，Q8、抵抗R6，R7，R8、およびダイ
オードD1を備えている。ここで、共通バイアス
電圧VBBが一定であれば、バイアス電圧VC1は、 VC1＝VBB−VBE（Q7） （ただし、VBEはトランジスタQ7のベース−エ
ミツタ間電圧であつてほぼ一定）であり、一定と
なる。つまり、この場合、トランジスタQ7はレ
ベルシフト手段として作用する。また、トランジ
スタQ7のエミツタ−ベース間電圧VBE（Q7）はほ
ぼ一定であるので、そのコレクタ電流もほぼ一定
となる。従つて、抵抗R6の両端間電圧もほぼ一
定となり、バイアス電圧VREFIは、 VREF1＝VCC′−Ｖ（R6） −VBE（Q8） ただし、VCC′はECL回路１−１、内部回路２
−１の場所での電源線５の電圧値、Ｖ（R6）は抵
抗R6の両端間電圧、VBE（Q8）はレベルシフト手
段としてのトランジスタQ6のベース−エミツタ
間電圧であつてほぼ一定、によつて表わすことが
できる。つまり、抵抗R6の値が一定であれば、
バイアス電圧VREF1は電源電圧VCC′に応じて変化
する。
第６図の共通バイアス発生回路３は、たとえば
第８図に示すごとく、トランジスタQ9，Q10，
…，Q13、抵抗R9，R10，…，R17、およびダイオ
ードD2を具備する。ここで、トランジスタQ12の
ベースと電源VEE間の電圧がダイオードD2によつ
て規制されているから、トランジスタQ12のコレ
クタ電流がほぼ一定となる。従つて、抵抗R10の
両端電圧がほぼ一定となり、トランジスタQ9の
ベース電圧が一定となるからトランジスタQ10の
エミツタ電圧もほぼ一定となる。また、抵抗R17
は、通常、抵抗値が０ないし極めて小なる値とさ
れるから、トランジスタQ13のベース電圧がほぼ
一定となる。従つて、抵抗R12の電圧降下が一定
であることと相俟つてトランジスタQ11のベース
電圧すなわち共通バイアス電圧VBBはVEEに対し
てほぼ一定値となる。
第８図に示すごとく、トランジスタQ9，Q10，
…，Q13、抵抗R9，R10，…，R17、およびダイオ
ードD2を具備する。ここで、トランジスタQ12の
ベースと電源VEE間の電圧がダイオードD2によつ
て規制されているから、トランジスタQ12のコレ
クタ電流がほぼ一定となる。従つて、抵抗R10の
両端電圧がほぼ一定となり、トランジスタQ9の
ベース電圧が一定となるからトランジスタQ10の
エミツタ電圧もほぼ一定となる。また、抵抗R17
は、通常、抵抗値が０ないし極めて小なる値とさ
れるから、トランジスタQ13のベース電圧がほぼ
一定となる。従つて、抵抗R12の電圧降下が一定
であることと相俟つてトランジスタQ11のベース
電圧すなわち共通バイアス電圧VBBはVEEに対し
てほぼ一定値となる。
再び第７図に戻ると、ECL回路１−１，１−
２，…はその内部消費電力が比較的大きいため
に、電源線５の電圧VCCはパツド４から離れるほ
ど低下する。つまり、ECL回路１−１および内
部バイアス発生回路２−１での電圧VCC′はVCC′
＜VCCとなり、ECL回路１−２および内部バイア
ス発生回路２−２での電圧VCC″はVCC″＜VC′とな
る。従つて、 VC＞VC′＞VC″＞…… なる関係がある。第９図を参照すると、ECL回
路１−２の出力OUT2，2のレベルはECL回
路１−１の出力OUT1，1のレベルより低下
し、また、抵抗R6の値が内部バイアス発生回路
２−１，２−２，…にて同一の値であれば、電源
電圧VCC，VCC′，VCC″，…に応じてバイアス電圧
VREF1，VREF2，…は低下することになる。
２，…はその内部消費電力が比較的大きいため
に、電源線５の電圧VCCはパツド４から離れるほ
ど低下する。つまり、ECL回路１−１および内
部バイアス発生回路２−１での電圧VCC′はVCC′
＜VCCとなり、ECL回路１−２および内部バイア
ス発生回路２−２での電圧VCC″はVCC″＜VC′とな
る。従つて、 VC＞VC′＞VC″＞…… なる関係がある。第９図を参照すると、ECL回
路１−２の出力OUT2，2のレベルはECL回
路１−１の出力OUT1，1のレベルより低下
し、また、抵抗R6の値が内部バイアス発生回路
２−１，２−２，…にて同一の値であれば、電源
電圧VCC，VCC′，VCC″，…に応じてバイアス電圧
VREF1，VREF2，…は低下することになる。
しかしながら、各ECL回路の入力信号INは装
置の外部から供給されたり、あるいは、他の
ECL回路の出力から供給されたりするので、各
ECL回路の出力レベルが電源パツド４からの距
離に応じてECL回路毎に異なると、誤動作を招
く等の問題点が生ずる。
置の外部から供給されたり、あるいは、他の
ECL回路の出力から供給されたりするので、各
ECL回路の出力レベルが電源パツド４からの距
離に応じてECL回路毎に異なると、誤動作を招
く等の問題点が生ずる。
本発明の目的は、各ECL回路の出力レベルを
一定にして誤動作を防止した半導体装置を提供す
ることであり、その手段は、各ECL回路のカレ
ントスイツチと電源線（VCC）５との間に抵抗を
付加し、この抵抗の値を各ECL回路の場所に応
じて設定するようにしたことである。
一定にして誤動作を防止した半導体装置を提供す
ることであり、その手段は、各ECL回路のカレ
ントスイツチと電源線（VCC）５との間に抵抗を
付加し、この抵抗の値を各ECL回路の場所に応
じて設定するようにしたことである。
上述の手段によれば、電源パツド４から離れる
毎に各ECL回路の付加抵抗の値を小さく設定す
ることにより、電源パツド４から離れたECL回
路の出力レベルを高めることができる。
毎に各ECL回路の付加抵抗の値を小さく設定す
ることにより、電源パツド４から離れたECL回
路の出力レベルを高めることができる。
第１図は本発明に係る半導体装置の一実施例を
示す回路図である。第１図においては、第７図の
要素に対して各ECL回路１−１，１−２，…に
抵抗R100，R100′，…を付加してあり、これらの
抵抗R100，R100′，…は各ECL回路１−１，１−
２毎に異なる値に設定される。たとえば、第２図
に示すように、ECL回路１−１における出力
OUT1，OUT1のハイレベルは、 VCC′−Ｖ（R100）−Ｖ（R1） ただし、Ｖ（R100）は抵抗R100の両端間電圧、
Ｖ（R1）は抵抗R1（もしくはR2）の領端間電圧、
であり、ECL回路１−２における出力OUT2，
OUT2のハイレベルは、 VCC″−Ｖ（R100′）−Ｖ（R1） ただし、Ｖ（R100′）は抵抗R100′の両端間電圧で
ある。従つて、 VCC′−Ｖ（R100）−Ｖ（R1） ＝VCC″−Ｖ（R100′）−Ｖ（R1） すなわち、VCC′−Ｖ（R100） ＝VCC″−Ｖ（R100″）なる関係を満足するように
抵抗R100，R100′の値を設定すると、ECL回路１
−１，１−２の出力レベルを同一にできる。他の
ECL回路も同様である。
示す回路図である。第１図においては、第７図の
要素に対して各ECL回路１−１，１−２，…に
抵抗R100，R100′，…を付加してあり、これらの
抵抗R100，R100′，…は各ECL回路１−１，１−
２毎に異なる値に設定される。たとえば、第２図
に示すように、ECL回路１−１における出力
OUT1，OUT1のハイレベルは、 VCC′−Ｖ（R100）−Ｖ（R1） ただし、Ｖ（R100）は抵抗R100の両端間電圧、
Ｖ（R1）は抵抗R1（もしくはR2）の領端間電圧、
であり、ECL回路１−２における出力OUT2，
OUT2のハイレベルは、 VCC″−Ｖ（R100′）−Ｖ（R1） ただし、Ｖ（R100′）は抵抗R100′の両端間電圧で
ある。従つて、 VCC′−Ｖ（R100）−Ｖ（R1） ＝VCC″−Ｖ（R100′）−Ｖ（R1） すなわち、VCC′−Ｖ（R100） ＝VCC″−Ｖ（R100″）なる関係を満足するように
抵抗R100，R100′の値を設定すると、ECL回路１
−１，１−２の出力レベルを同一にできる。他の
ECL回路も同様である。
また、第２図に示すごとく、バイアス電圧
VREF1，VREF2，…を電源電圧VCC′，VCC″，…に対
して一定にしていると、各ECL回路の出力レベ
ルと合致しなくなり、やはり、誤動作を招く恐れ
がある。
VREF1，VREF2，…を電源電圧VCC′，VCC″，…に対
して一定にしていると、各ECL回路の出力レベ
ルと合致しなくなり、やはり、誤動作を招く恐れ
がある。
本発明によれば、各内部バイアス発生回路２−
１，２−２，…の抵抗R6，R6′，…の値は内部バ
イアス発生回路毎に異なる値に設定される。たと
えば、第３図に示すように、内部バイアス発生回
路２−１におけるバイアス電圧VREF1は、 VCC′−Ｖ（R6）−VBE（Q8） であり、内部バイアス発生回路２−２におけるバ
イアス電圧VREF2は、 VCC″−Ｖ（R6′）−VBE（Q8） である。従つて、 VCC′−Ｖ（R6）−VBE（Q8） ＝VCC″−Ｖ（R6′）−VBE（Q8） すなわち、VCC′−Ｖ（R6）＝VCC″−Ｖ（R6′）な
る関係を満足するように抵抗R6，R6′の値を設定
する。このようにして、バイアス電圧VREF1，
VREF2，…を一定にできる。
１，２−２，…の抵抗R6，R6′，…の値は内部バ
イアス発生回路毎に異なる値に設定される。たと
えば、第３図に示すように、内部バイアス発生回
路２−１におけるバイアス電圧VREF1は、 VCC′−Ｖ（R6）−VBE（Q8） であり、内部バイアス発生回路２−２におけるバ
イアス電圧VREF2は、 VCC″−Ｖ（R6′）−VBE（Q8） である。従つて、 VCC′−Ｖ（R6）−VBE（Q8） ＝VCC″−Ｖ（R6′）−VBE（Q8） すなわち、VCC′−Ｖ（R6）＝VCC″−Ｖ（R6′）な
る関係を満足するように抵抗R6，R6′の値を設定
する。このようにして、バイアス電圧VREF1，
VREF2，…を一定にできる。
なお、内部バイアス発生回路としては、第４
図、第５図に示す回路を用いてもよい。第４図に
はトランジスタQ7′およびダイオードD1′が付加さ
れており、第５図にはトランジスタQ7″が付加さ
れている。
図、第５図に示す回路を用いてもよい。第４図に
はトランジスタQ7′およびダイオードD1′が付加さ
れており、第５図にはトランジスタQ7″が付加さ
れている。
以上説明したように本発明によれば、各ECL
回路の出力レベルが同一にできるので、装置の誤
動作を低減できる。さらに、論理用バイアス電圧
を各ECL回路毎に同一にできるので、装置の信
頼性の向上にも役立つものである。
回路の出力レベルが同一にできるので、装置の誤
動作を低減できる。さらに、論理用バイアス電圧
を各ECL回路毎に同一にできるので、装置の信
頼性の向上にも役立つものである。
第１図は本発明に係る半導体装置の一実施例を
示す回路図、第２図、第３図は第１図の装置の回
路動作を説明する図、第４図、第５図は第１図の
内部バイアス発生回路の変更例を示す回路図、第
６図は本願出願人が既に提案した半導体装置を示
すブロツク回路図、第７図は第６図のECL回路
および内部バイアス発生回路の詳細な回路図、第
８図は第６図の共通バイアス発生回路の詳細な回
路図、第９図は第７図の装置の回路動作を説明す
る図である。 １−１，１−２，…：論理回路（ECL回路）、
２−１，２−２，…：内部バイアス発生回路、
３：共通バイアス発生回路、４：電源用パツド、
５：電源線VCC、６：電源線VEE、Q1，Q2：入力
トランジスタ、Q3：基準トランジスタ、R1，
R2：第１，第２の負荷抵抗、R100，R100′：第３
の負荷抵抗、Q3，Q4：定電流源としてのトラン
ジスタおよび抵抗、VBB：共通バイアス電圧、
VREF1，VREF2，…：論理用バイアス電圧、VC1，
VC2，…：定電流源用バイアス電圧。
示す回路図、第２図、第３図は第１図の装置の回
路動作を説明する図、第４図、第５図は第１図の
内部バイアス発生回路の変更例を示す回路図、第
６図は本願出願人が既に提案した半導体装置を示
すブロツク回路図、第７図は第６図のECL回路
および内部バイアス発生回路の詳細な回路図、第
８図は第６図の共通バイアス発生回路の詳細な回
路図、第９図は第７図の装置の回路動作を説明す
る図である。 １−１，１−２，…：論理回路（ECL回路）、
２−１，２−２，…：内部バイアス発生回路、
３：共通バイアス発生回路、４：電源用パツド、
５：電源線VCC、６：電源線VEE、Q1，Q2：入力
トランジスタ、Q3：基準トランジスタ、R1，
R2：第１，第２の負荷抵抗、R100，R100′：第３
の負荷抵抗、Q3，Q4：定電流源としてのトラン
ジスタおよび抵抗、VBB：共通バイアス電圧、
VREF1，VREF2，…：論理用バイアス電圧、VC1，
VC2，…：定電流源用バイアス電圧。
Claims (1)
- 【特許請求の範囲】 １ 第１、第２の電源端子手段VCC，VEEと、 前記第２の電源端子手段の電位VEEより一定レ
ベルだけシフトされた共通バイアス電圧VBBを発
生する共通バイアス発生回路３と、 前記共通バイアス電圧を受け該共通バイアス電
圧より一定レベルだけシフトされた定電流源用内
部バイアス電圧VCiおよび前記第１の電源端子手
段の電位VCCに応じた論理用内部バイアス電圧
VREFiを発生する複数の内部バイアス発生回路２
−１，２−２，…と、 該各内部バイアス発生回路に対応して設けられ
た複数の論理回路１−１，１−２，…とを具備す
る半導体装置であつて、 前記各論理回路１−１，１−２，…が、 前記論理用内部バイアス電圧VREFがベースに印
加された基準トランジスタQ3と、 該基準トランジスタのエミツタに共通接続され
たエミツタおよび入力信号INにより制御される
ベースを有する入力トランジスタQ1，Q2と、 該入力トランジスタのコレクタおよび基準トラ
ンジスタのコレクタにそれぞれ接続された第１，
第２の負荷抵抗R1，R2と、 該第１，第２の負荷抵抗と前記第１の電源端子
手段VCCとの間に接続された第３の負荷抵抗R100，
R100′，…と、 前記入力トランジスタおよび基準トランジスタ
の共通エミツタと前記第２の電源端子手段との間
に設けられ前記定電流源用内部バイアス電圧によ
り制御される定電流回路Q4，Q3とを具備し、 前記各第３の負荷抵抗の値が前記各論理回路の
位置に応じて設定される半導体装置。 ２ 前記各内部バイアス発生回路２−１，２−
２，…が、 前記共通バイアス電圧を一定レベルだけシフト
させて前記定電流源用内部バイアス電圧を発生す
る第１のレベルシフト手段Q7と、 前記第１の電源端子手段VCCに接続された抵抗
R6，R6′…と、 該抵抗の電位を一定レベルだけシフトさせて前
記論理用内部バイアス電圧を発生する第２のレベ
ルシフト手段Q8とを具備し、 前記抵抗の値が前記各内部バイアス発生回路の
位置に応じて設定される特許請求の範囲第１項記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6992685A JPS61229345A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6992685A JPS61229345A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229345A JPS61229345A (ja) | 1986-10-13 |
| JPH0314231B2 true JPH0314231B2 (ja) | 1991-02-26 |
Family
ID=13416778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6992685A Granted JPS61229345A (ja) | 1985-04-04 | 1985-04-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229345A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2683948B2 (ja) * | 1990-06-19 | 1997-12-03 | 三菱電機株式会社 | 半導体集積回路 |
-
1985
- 1985-04-04 JP JP6992685A patent/JPS61229345A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61229345A (ja) | 1986-10-13 |
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