JPH03132277A - 高品位テレビ受像機用フレーム周波数およびライン数の変換装置 - Google Patents
高品位テレビ受像機用フレーム周波数およびライン数の変換装置Info
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- JPH03132277A JPH03132277A JP2220953A JP22095390A JPH03132277A JP H03132277 A JPH03132277 A JP H03132277A JP 2220953 A JP2220953 A JP 2220953A JP 22095390 A JP22095390 A JP 22095390A JP H03132277 A JPH03132277 A JP H03132277A
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
- H04N7/0127—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter
- H04N7/0132—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level by changing the field or frame frequency of the incoming video signal, e.g. frame rate converter the field or frame frequency of the incoming video signal being multiplied by a positive integer, e.g. for flicker reduction
-
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- Signal Processing (AREA)
- Television Systems (AREA)
- Details Of Television Scanning (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高品位テレビ受像機用フレーム周波数右よび
ライン数（走査線数）の変換装置に関するものであり、
さらに詳しくは、高品位６２５走査線数・飛越走査・５
０８２ （６２５／２ ： １１５０）１ｚ）源から発
される高品位入力信号を受けることが可能な高品位テレ
ビ受像機用のフレーム周波数およびライン数変換装置に
関する。本発明の装置は、６２５／２ ： １１５０Ｈ
ｚ、 ＰＡＬ、 ＳｔＩＣＡＭ＃よびＭＡＣ信号等の標
準品位信号にも適用される。
ライン数（走査線数）の変換装置に関するものであり、
さらに詳しくは、高品位６２５走査線数・飛越走査・５
０８２ （６２５／２ ： １１５０）１ｚ）源から発
される高品位入力信号を受けることが可能な高品位テレ
ビ受像機用のフレーム周波数およびライン数変換装置に
関する。本発明の装置は、６２５／２ ： １１５０Ｈ
ｚ、 ＰＡＬ、 ＳｔＩＣＡＭ＃よびＭＡＣ信号等の標
準品位信号にも適用される。
従来の技術
高品位テレビ受信機用のフレーム周波数変換装置は、本
出願人によって１９８９年３月２３日付けで出願された
フランス国特許出願第８９０３８６１号ですでに提案さ
れている。第１図に示したように、この装置は、ベース
バンドの高品位１２５０／２ ： １１５０Ｈｚ信号、
あるいは６２５／２：１１５０Ｈｚ標準のＨＤ−ＭＡＣ
基準に従う圧縮された信号（以後６２５／２：１１５０
Ｈｚ高品位信号と呼ぶ）、あるいはＰＡＬ、 ＳＢＣＡ
ＭまたはＭＡＣ６２５／２ ： １１５０Ｈｚ標準信号
のようなビデオ信号Ｅの入力を受けるアナログ−デジタ
ル変換器１を備える。変換器１からの６２５／２：１１
５０Ｈｚ標準信号出力は直接切換え装置３に送られるの
に対し、高品位信号は従来の通過帯減少デコーダ２を介
して切換え装置３に送られる。切換え装置３は、第２図
に示し、本出願人によるフランス国特許出願第８９０３
８６１号に記載されたような周波数変換装置４に１２５
０／２ ： １１５０Ｈｚ信号もしくは６２５／２：１
１５０１（ｚ信号のいずれかを送る。
出願人によって１９８９年３月２３日付けで出願された
フランス国特許出願第８９０３８６１号ですでに提案さ
れている。第１図に示したように、この装置は、ベース
バンドの高品位１２５０／２ ： １１５０Ｈｚ信号、
あるいは６２５／２：１１５０Ｈｚ標準のＨＤ−ＭＡＣ
基準に従う圧縮された信号（以後６２５／２：１１５０
Ｈｚ高品位信号と呼ぶ）、あるいはＰＡＬ、 ＳＢＣＡ
ＭまたはＭＡＣ６２５／２ ： １１５０Ｈｚ標準信号
のようなビデオ信号Ｅの入力を受けるアナログ−デジタ
ル変換器１を備える。変換器１からの６２５／２：１１
５０Ｈｚ標準信号出力は直接切換え装置３に送られるの
に対し、高品位信号は従来の通過帯減少デコーダ２を介
して切換え装置３に送られる。切換え装置３は、第２図
に示し、本出願人によるフランス国特許出願第８９０３
８６１号に記載されたような周波数変換装置４に１２５
０／２ ： １１５０Ｈｚ信号もしくは６２５／２：１
１５０１（ｚ信号のいずれかを送る。
この周波数変換装置４は０ＡＴＶ （デジタルアシステ
ィッドテレビ）データを受ける。デコーダ２からのこの
０ＡＴＶ信号は移動情報Ｍｌを含む。周波数変換装置４
はスクリーン上の表示に使用される出力信号Ｓを与える
。この出力信号Ｓは１２５０／２：１／１００Ｈｚまた
は９００／２：１／１００Ｈｚ高品位信号である。
ィッドテレビ）データを受ける。デコーダ２からのこの
０ＡＴＶ信号は移動情報Ｍｌを含む。周波数変換装置４
はスクリーン上の表示に使用される出力信号Ｓを与える
。この出力信号Ｓは１２５０／２：１／１００Ｈｚまた
は９００／２：１／１００Ｈｚ高品位信号である。
第１図に示す装置では、フレーム周波数変換は周波数変
換装置４で実施される。そのためには、第２図に示した
ように、周波数変換装置４は、５０Ｈｚ （フレーム時
間２０１１１８）のフレーム周波数である入力標準に従
い２つのフレーム、即ち、偶数フレームおよび奇数フレ
ームを記憶する画像メモリを入力に含んでいる。このメ
モリは、出力フレーム周波数１００）１ｚを得るため、
このフレーム時間をその長さの半分に短縮してフレーム
時間ＩＱｍｓを与えることができる。実際、第２図に示
したように、この画像メモリは、偶数フレームの偶数点
と、偶数フレームの奇数点と、奇数フレームの偶数点と
、奇数フレームの奇数点との記憶を可能にする４つのメ
モリＩＯＡ、ＩＯＢ、ＩＯＣ，ＩＯＤから構成される。
換装置４で実施される。そのためには、第２図に示した
ように、周波数変換装置４は、５０Ｈｚ （フレーム時
間２０１１１８）のフレーム周波数である入力標準に従
い２つのフレーム、即ち、偶数フレームおよび奇数フレ
ームを記憶する画像メモリを入力に含んでいる。このメ
モリは、出力フレーム周波数１００）１ｚを得るため、
このフレーム時間をその長さの半分に短縮してフレーム
時間ＩＱｍｓを与えることができる。実際、第２図に示
したように、この画像メモリは、偶数フレームの偶数点
と、偶数フレームの奇数点と、奇数フレームの偶数点と
、奇数フレームの奇数点との記憶を可能にする４つのメ
モリＩＯＡ、ＩＯＢ、ＩＯＣ，ＩＯＤから構成される。
各メモリは、拡張された高品位画像に対応する１２５０
ラインＸ１４４０点く画素）の画像を記憶することがで
きる１２５０ライン×７２０点（画素）Ｘ８ビツトの容
量を有する。４つのメモリＩＯＡ、ＩＯＢ、ＩＯＣ。
ラインＸ１４４０点く画素）の画像を記憶することがで
きる１２５０ライン×７２０点（画素）Ｘ８ビツトの容
量を有する。４つのメモリＩＯＡ、ＩＯＢ、ＩＯＣ。
１０Ｄを使用するのは、５４ＭＨｚまでにメモリ読取り
周波数を制限するためである。以下に詳細に説明するよ
うに、マルチプレクサＩＩＡ、ＩＩＢまたは１２は、１
０８ＭＨｚでサンプル列を復元することを可能にする。
周波数を制限するためである。以下に詳細に説明するよ
うに、マルチプレクサＩＩＡ、ＩＩＢまたは１２は、１
０８ＭＨｚでサンプル列を復元することを可能にする。
発明が解決しようとする課題
さらに、第２図に示すように、周波数変換装置４は、後
にさらに詳しく説明するが、フィルタリング、デシメー
ション（１０分の１化）および垂直内挿操作の実施を可
能にする部分４Ｂを備えている。このような処理は、要
求されるフレーム周波数、即ち示した実施例では１００
Ｈｚで実施される。
にさらに詳しく説明するが、フィルタリング、デシメー
ション（１０分の１化）および垂直内挿操作の実施を可
能にする部分４Ｂを備えている。このような処理は、要
求されるフレーム周波数、即ち示した実施例では１００
Ｈｚで実施される。
周波数変換装置４は従って、フレーム周波数変換を可能
にするメモ’Ｊ４Ａと部分４Ｂの２つの別個の部分から
構成される。しかし、前述のように、・メモリ４Ａは大
量のメモリ容量を必要とする。
にするメモ’Ｊ４Ａと部分４Ｂの２つの別個の部分から
構成される。しかし、前述のように、・メモリ４Ａは大
量のメモリ容量を必要とする。
発明が解決しようとする課題
本発明の目的は、６２５／２ ： １１５０Ｈｚ高品位
信号もしくは６２５／２ ： １１５０Ｈｚ標準信号に
ついて少ないメモリ容量で周波数変換を実施することの
できるフレーム周波数およびライン数を変換するための
新規の変換装置を提案する。
信号もしくは６２５／２ ： １１５０Ｈｚ標準信号に
ついて少ないメモリ容量で周波数変換を実施することの
できるフレーム周波数およびライン数を変換するための
新規の変換装置を提案する。
課題を解決するための手段
本発明によるならば、入力高品位６２５／２ ： １１
５０Ｈｚビデオ信号を処理する通過帯減少デコーダを具
備しており、様々な標準に対応するビデオ入力信号を受
け、且つ所望のフレーム周波数およびライン数で高品位
信号を出力することができる高品位テレビ受信機用フレ
ーム周波数右よびライン数変換装置であって、 入力信号のフレーム周波数に応じた周波数で入カピデオ
信号フレームを記憶し、出力で所望の７レ一ム周波数で
読み取られる少なくとも１つの第■メモリと、 上記メモリに接続され、出力で所望のフレーム周波数で
、拡張された高品位ビデオ信号の偶数フレームおよび奇
数フレームを個別に出力する通過帯減少デコーダと、 上記通過帯減少デコーダの出力にそれぞれ接続され、必
要なフレーム周波数およびライン数で表示ビデオ信号を
送ることができるビデオ処理回路と を備えることを特徴とする装置が提供される。
５０Ｈｚビデオ信号を処理する通過帯減少デコーダを具
備しており、様々な標準に対応するビデオ入力信号を受
け、且つ所望のフレーム周波数およびライン数で高品位
信号を出力することができる高品位テレビ受信機用フレ
ーム周波数右よびライン数変換装置であって、 入力信号のフレーム周波数に応じた周波数で入カピデオ
信号フレームを記憶し、出力で所望の７レ一ム周波数で
読み取られる少なくとも１つの第■メモリと、 上記メモリに接続され、出力で所望のフレーム周波数で
、拡張された高品位ビデオ信号の偶数フレームおよび奇
数フレームを個別に出力する通過帯減少デコーダと、 上記通過帯減少デコーダの出力にそれぞれ接続され、必
要なフレーム周波数およびライン数で表示ビデオ信号を
送ることができるビデオ処理回路と を備えることを特徴とする装置が提供される。
本発明の望ましい態様によれば、上記ビデオ処理回路は
、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に接続され、且つ所望のフレーム周
波数およびライン数で信号を送る静的信号処理回路と、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に第１切換え回路を介して交互に接
続され、且つ所望のフレーム周波数台よびライン数で信
号を送る動的信号処理回路と、 上記静的信号処理回路と上記動的信号処理回路にそれぞ
れ接続され、その装置の切換え操作が運動検出信号によ
り制御される第２切換え回路とから構成される。
、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に接続され、且つ所望のフレーム周
波数およびライン数で信号を送る静的信号処理回路と、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に第１切換え回路を介して交互に接
続され、且つ所望のフレーム周波数台よびライン数で信
号を送る動的信号処理回路と、 上記静的信号処理回路と上記動的信号処理回路にそれぞ
れ接続され、その装置の切換え操作が運動検出信号によ
り制御される第２切換え回路とから構成される。
同様に、好ましい態様によれば、上記通過帯減少デコー
ダは、第１メモリの出力に直列に接続された少なくとも
ｍ個（ｍ≧３）のフレームメモリと、デコーディング回
路と、偶数点および奇数点について偶数フレームおよび
奇数フレームをそれぞれ発生する４つの出力とを備える
。
ダは、第１メモリの出力に直列に接続された少なくとも
ｍ個（ｍ≧３）のフレームメモリと、デコーディング回
路と、偶数点および奇数点について偶数フレームおよび
奇数フレームをそれぞれ発生する４つの出力とを備える
。
さらに、高品位入力ビデオ信号とＰＡＬまたはＳＥＣＡ
Ｍ信号等の標準信号の双方について本発明に従う装置を
使用することができるように、この装置は、４つの切換
え回路を含み、４つの切換え回路の各々の一方の入力は
、通過帯減少デコーダからの出力を受け、また４つの切
換え回路の各々の他方の入力は、メモリ入力もしくは最
初の３つのメモリの出力のいずれかを受ける。これら４
つの切換え回路は、入力されたビデオ信号の形式を示す
信号に応じて一方もしくは他方の入力に切り換える。
Ｍ信号等の標準信号の双方について本発明に従う装置を
使用することができるように、この装置は、４つの切換
え回路を含み、４つの切換え回路の各々の一方の入力は
、通過帯減少デコーダからの出力を受け、また４つの切
換え回路の各々の他方の入力は、メモリ入力もしくは最
初の３つのメモリの出力のいずれかを受ける。これら４
つの切換え回路は、入力されたビデオ信号の形式を示す
信号に応じて一方もしくは他方の入力に切り換える。
本発明のその他の特徴および利点は添付の図面を参照に
した以下の望ましい実施例の説明から明らかになるであ
ろう。
した以下の望ましい実施例の説明から明らかになるであ
ろう。
説明を簡単にするため、全図面を通じて同じ要素は同じ
参照番号で示した。
参照番号で示した。
実施例
第３図に示すように・、本発明に従うフレーム周波数お
よびライン数の変換装置は、入力として高品位６２５／
２：１１５０１１ｚビデオ信号または標準６２５／２：
１１５０Ｈｚビデオ信号を受けるフレーム周波数変換回
路５を備える。入力ビデオ信号は、以下に説明するよう
に、Ｄ２−ＭＡＣまたはＤ−ＭＡＣ伝送チャネルのよう
な伝送チャネルと互換性があるようにコード化された圧
縮ビデオ信号である。フレーム周波数変換回路５は、コ
ード化されたビデオ信号の連続フレームを記憶するため
、容量２８８ライン×７２０点く画素）Ｘ８ビツトのメ
モリから構成される。このメモリ中のデータは、入力フ
レーム周波数、即ち、図示した実施例ではフレーム周波
数５０Ｈｚに応じて選択された周波数で書込まれる。周
波数変換を実施するためには、このメモリは、所望の出
力周波数、即ち、図示した実施例では１００ Ｈｚに応
じて選択された周波数で読取られる。
よびライン数の変換装置は、入力として高品位６２５／
２：１１５０１１ｚビデオ信号または標準６２５／２：
１１５０Ｈｚビデオ信号を受けるフレーム周波数変換回
路５を備える。入力ビデオ信号は、以下に説明するよう
に、Ｄ２−ＭＡＣまたはＤ−ＭＡＣ伝送チャネルのよう
な伝送チャネルと互換性があるようにコード化された圧
縮ビデオ信号である。フレーム周波数変換回路５は、コ
ード化されたビデオ信号の連続フレームを記憶するため
、容量２８８ライン×７２０点く画素）Ｘ８ビツトのメ
モリから構成される。このメモリ中のデータは、入力フ
レーム周波数、即ち、図示した実施例ではフレーム周波
数５０Ｈｚに応じて選択された周波数で書込まれる。周
波数変換を実施するためには、このメモリは、所望の出
力周波数、即ち、図示した実施例では１００ Ｈｚに応
じて選択された周波数で読取られる。
フレーム周波数変換回路５は通過帯減少デコーダ６に接
続される。この通過帯減少デコーダ６については第４図
を参照にしてさらに詳細に説明する。これは、１９８８
年ＩＥＥＢ会議記録文書２９３ページに記載されたユー
レカ（εＵＲεにＡ）計画の枠内でフィリップス社が開
発した通過帯減少デコーダにほぼ対応する。通過帯減少
デコーダ６は従来のデコーダと同じ主回路を有する。し
かし、これらの回路は、出力Ｏで奇数フレームを、また
出力Ｐで偶数フレームを得るように相互接続される。さ
らに、６２５／２： ｌ／１００Ｈｚ形式の入力信号を
受ける通過帯減少デコーダ６は従来のデコーダの２倍の
周波数で作動しなければならない。
続される。この通過帯減少デコーダ６については第４図
を参照にしてさらに詳細に説明する。これは、１９８８
年ＩＥＥＢ会議記録文書２９３ページに記載されたユー
レカ（εＵＲεにＡ）計画の枠内でフィリップス社が開
発した通過帯減少デコーダにほぼ対応する。通過帯減少
デコーダ６は従来のデコーダと同じ主回路を有する。し
かし、これらの回路は、出力Ｏで奇数フレームを、また
出力Ｐで偶数フレームを得るように相互接続される。さ
らに、６２５／２： ｌ／１００Ｈｚ形式の入力信号を
受ける通過帯減少デコーダ６は従来のデコーダの２倍の
周波数で作動しなければならない。
第３図に示したように、通過帯減少デコーダ６は、ライ
ン数内挿変換回路７に接続される。ライン数内挿変換回
路７の主な役割は、１２５０／２：１／１００Ｈｚまた
は９００／２：ｌ／１００Ｈｚ形式の出力信号Ｓを得る
ようにライン数の内挿および変換を実施することである
。
ン数内挿変換回路７に接続される。ライン数内挿変換回
路７の主な役割は、１２５０／２：１／１００Ｈｚまた
は９００／２：ｌ／１００Ｈｚ形式の出力信号Ｓを得る
ようにライン数の内挿および変換を実施することである
。
今、特に第２．４右よび５図を参照にして、通過帯減少
デコーダ６およびライン数内挿変換回路７を構成する様
々な回路について説明する。第４図に示した通過帯減少
デコーダ６は、ＭＡＣ形式のチャネルにより伝送可能に
するために圧縮された高品位６２５／２：１１５０Ｈｚ
ビデオを拡張するのに用いられるデコーダである。この
伝送を可能にするためには、１フレーム（２０ｍｓ）当
たり６２５ ラインおよび１ライン当たり１７２８点（
画素）のビデオ信号は、１フレーム当たり３１２．５ラ
インおよび１ライン当たり８６４点の信号に圧縮されな
ければならない。これは、１：４の圧縮比を意味する。
デコーダ６およびライン数内挿変換回路７を構成する様
々な回路について説明する。第４図に示した通過帯減少
デコーダ６は、ＭＡＣ形式のチャネルにより伝送可能に
するために圧縮された高品位６２５／２：１１５０Ｈｚ
ビデオを拡張するのに用いられるデコーダである。この
伝送を可能にするためには、１フレーム（２０ｍｓ）当
たり６２５ ラインおよび１ライン当たり１７２８点（
画素）のビデオ信号は、１フレーム当たり３１２．５ラ
インおよび１ライン当たり８６４点の信号に圧縮されな
ければならない。これは、１：４の圧縮比を意味する。
この場合、使用される原理は、圧縮モードを伝送すべき
画像の時間的解像度に適合させることから成る。選択し
た標準に応じて、８０ｍ５．２０ｍ５および４Ｑｍｓで
知られる３つの圧縮モードが可能であり、各モードは画
像の空間的もしくは時間的解像度を保存するか、あるい
は２つの中間を取る。３つの圧縮モードのさらに詳細な
説明は前述の記録文書に記載されている。従って、通過
帯減少デコーダ６は上記のようにビデオ信号の圧縮を拡
張することができなければならない。
画像の時間的解像度に適合させることから成る。選択し
た標準に応じて、８０ｍ５．２０ｍ５および４Ｑｍｓで
知られる３つの圧縮モードが可能であり、各モードは画
像の空間的もしくは時間的解像度を保存するか、あるい
は２つの中間を取る。３つの圧縮モードのさらに詳細な
説明は前述の記録文書に記載されている。従って、通過
帯減少デコーダ６は上記のようにビデオ信号の圧縮を拡
張することができなければならない。
このデコーディングには様々なアルゴリズムを用いるこ
とができる。しかし、最も効率的なアルゴリズムは６つ
の連続したフレームについて伝送されるデータを用いる
。従って、これらのアルゴリズムは５つのフレームメモ
リの使用を必要とする。その結果、第４図に示した通過
帯減少デコーダ６は、５つのフレームメモリ６０Ａ、６
０Ｂ、６０Ｃ。
とができる。しかし、最も効率的なアルゴリズムは６つ
の連続したフレームについて伝送されるデータを用いる
。従って、これらのアルゴリズムは５つのフレームメモ
リの使用を必要とする。その結果、第４図に示した通過
帯減少デコーダ６は、５つのフレームメモリ６０Ａ、６
０Ｂ、６０Ｃ。
６０Ｄ、６０Ｅを含む。各メモリは２８８ライン×７２
０点×８ビットの容量を有する。これらのメモリは直列
に接続されている。メモ！Ｊ６０Ａの入力と５つのメモ
リ６０Ａ、６０Ｂ、６０Ｇ、６０Ｄ、６０Ｅの出力は、
５ＳＰＣ（サブサンプリングパターン変換器）として知
られる回路６１に並列に接続される。このサブサンプリ
ングパターン変換回路の役割は、どんな伝送モードが使
用されていても、４０または８Ｑｍｓモードで使用され
るサンプリングパターンに対応するサンプルを出力４０
ｍ５ Ａ 、 ４０ｍ５ Ｃ＃よび３Ｑｍｓ １ 、８
０ｍ５２に与えることである。このサブサンプリングパ
ターン変換回路６１は４０ｍ５チヤネノ吠２０＋１１８
チヤネルおよびｇＱｍｓチャネルの処理をそれぞれ実施
する内挿器６２．６３．６４に接続される。中でも、内
挿器６２はサブサンプリングパターン変換回路６１の４
０ｍ５Ａおよび４Ｑｍｓ Ｃ出力に接続されているのに
対し、内挿器６３フよび６４はサブサンプリングパター
ン変換回路６１の出力８０ｍ５１および３Ｑｍｓ ２を
それぞれ平行して受ける。
０点×８ビットの容量を有する。これらのメモリは直列
に接続されている。メモ！Ｊ６０Ａの入力と５つのメモ
リ６０Ａ、６０Ｂ、６０Ｇ、６０Ｄ、６０Ｅの出力は、
５ＳＰＣ（サブサンプリングパターン変換器）として知
られる回路６１に並列に接続される。このサブサンプリ
ングパターン変換回路の役割は、どんな伝送モードが使
用されていても、４０または８Ｑｍｓモードで使用され
るサンプリングパターンに対応するサンプルを出力４０
ｍ５ Ａ 、 ４０ｍ５ Ｃ＃よび３Ｑｍｓ １ 、８
０ｍ５２に与えることである。このサブサンプリングパ
ターン変換回路６１は４０ｍ５チヤネノ吠２０＋１１８
チヤネルおよびｇＱｍｓチャネルの処理をそれぞれ実施
する内挿器６２．６３．６４に接続される。中でも、内
挿器６２はサブサンプリングパターン変換回路６１の４
０ｍ５Ａおよび４Ｑｍｓ Ｃ出力に接続されているのに
対し、内挿器６３フよび６４はサブサンプリングパター
ン変換回路６１の出力８０ｍ５１および３Ｑｍｓ ２を
それぞれ平行して受ける。
さらに、通過帯減少デコーダ６は、デジタルアシスタン
スデコーダ６５を含む。このデジタルアシスタンスデコ
ーダ６５は、運動ベクトル等の実施すべき処理形式に関
するデータ、あるいは伝送モードに関するデータを含む
信号（「デジタルアシスタンス信号」として知られる）
を処理する。デジタルアシスタンスデコーダ６５からの
運動ベクトルＶＤは内挿器６２に伝送される。
スデコーダ６５を含む。このデジタルアシスタンスデコ
ーダ６５は、運動ベクトル等の実施すべき処理形式に関
するデータ、あるいは伝送モードに関するデータを含む
信号（「デジタルアシスタンス信号」として知られる）
を処理する。デジタルアシスタンスデコーダ６５からの
運動ベクトルＶＤは内挿器６２に伝送される。
通過帯減少デコーダ６は更に、内挿器６２．６３および
６４の出力（並列）を入力として受けるチャネルセレク
タ６６を存する。中でも、このチャネルセレクタ６６は
、各内挿器について偶数フレームと奇数フレームを並列
して受ける。これは、飛越しフレームを与えるマルチプ
レクサが前に置かれた公知の形式のチャネルセレクタと
は異なる。チャネルセレクタ６６はデジタルアシスタン
スデコーダ６５からのチャネル選択データＩにより制御
される。
６４の出力（並列）を入力として受けるチャネルセレク
タ６６を存する。中でも、このチャネルセレクタ６６は
、各内挿器について偶数フレームと奇数フレームを並列
して受ける。これは、飛越しフレームを与えるマルチプ
レクサが前に置かれた公知の形式のチャネルセレクタと
は異なる。チャネルセレクタ６６はデジタルアシスタン
スデコーダ６５からのチャネル選択データＩにより制御
される。
チャネルセレクタ６６は、奇数フレームの奇数点０１、
奇数フレームの偶数点０２、偶数フレームの奇数点Ｐ１
および偶数フレームの偶数点Ｐ２を並列して得ることを
可能にする４つの出力０１１０２、Ｐｌ、Ｐ２を備える
。第４図に示したように、チャネルセレクタ６６の４つ
の出力は、ライン数内挿変換回路７に並列に接続される
。
奇数フレームの偶数点０２、偶数フレームの奇数点Ｐ１
および偶数フレームの偶数点Ｐ２を並列して得ることを
可能にする４つの出力０１１０２、Ｐｌ、Ｐ２を備える
。第４図に示したように、チャネルセレクタ６６の４つ
の出力は、ライン数内挿変換回路７に並列に接続される
。
本発明の装置が高品位６２５／２：１１５０）１ｚ入力
および標準品位ＰＡＬ ＳＳＥＣＡＭまたは關＾Ｃ信号
の両方を取り扱うことができるように、ライン数内挿変
換回路７への入力は、４つの２チャネルマルチプレクサ
７０Ａ、７０Ｂ、７０Ｃ，７０Ｄを備え、これらのマル
チプレクサは各々一方の入力でチャネルセレクタ６６の
出力を、他方の入力で通過帯減少デコーダ６のメモ！Ｊ
６０Ａの入力ｌまたはメモ１Ｊ６０Ａ、６０Ｂおよび６
０Ｃの出力２．３．４のいずれかを受ける。
および標準品位ＰＡＬ ＳＳＥＣＡＭまたは關＾Ｃ信号
の両方を取り扱うことができるように、ライン数内挿変
換回路７への入力は、４つの２チャネルマルチプレクサ
７０Ａ、７０Ｂ、７０Ｃ，７０Ｄを備え、これらのマル
チプレクサは各々一方の入力でチャネルセレクタ６６の
出力を、他方の入力で通過帯減少デコーダ６のメモ！Ｊ
６０Ａの入力ｌまたはメモ１Ｊ６０Ａ、６０Ｂおよび６
０Ｃの出力２．３．４のいずれかを受ける。
この場合、通過帯減少デコーダのメモリは、必要なライ
ン数の変換、ならびに標準形式ビデオ信号の運動検出を
実施するのに必要なフレームメモリとして使用される。
ン数の変換、ならびに標準形式ビデオ信号の運動検出を
実施するのに必要なフレームメモリとして使用される。
マ・ルチブレクサ７０Ａ、７０Ｂ。
７０Ｇ、７０Ｄは、チャネルセレクタ６６から６２５ラ
イン信号または高品位１２５０ライン信号のいずれが出
ているかを示す信号に応じて一方もしくは他方の入力に
切り換える。回路７もまたフィルタリン、グおよび所望
数のラインへの変換を実施する回路４Ｂを有する。この
回路４Ｂは第２図に示した装置の回路４Ｂと同一であり
、本出願人によるフランス国特許出願第８９０３８６１
に記載されている。
イン信号または高品位１２５０ライン信号のいずれが出
ているかを示す信号に応じて一方もしくは他方の入力に
切り換える。回路７もまたフィルタリン、グおよび所望
数のラインへの変換を実施する回路４Ｂを有する。この
回路４Ｂは第２図に示した装置の回路４Ｂと同一であり
、本出願人によるフランス国特許出願第８９０３８６１
に記載されている。
第２図に示したように、回路４Ｂが奇数フレームと偶数
フレームをそれぞれフィルタする２つの同一の垂直フィ
ルタリング回路１３Ａ、１３Ｂ、ならびに垂直フィルタ
リング回路１３Ａおよび１３Ｂからの出力を受ける加算
器１４から構成される静的信号処理回路３０を主に備え
る。垂直フィルタリング回路１３Ａは周波数１３．５Ｍ
Ｈｚで機能するマルチプレクサ１１Ａを介して入力、ｌ
よびＢに接続されている。
フレームをそれぞれフィルタする２つの同一の垂直フィ
ルタリング回路１３Ａ、１３Ｂ、ならびに垂直フィルタ
リング回路１３Ａおよび１３Ｂからの出力を受ける加算
器１４から構成される静的信号処理回路３０を主に備え
る。垂直フィルタリング回路１３Ａは周波数１３．５Ｍ
Ｈｚで機能するマルチプレクサ１１Ａを介して入力、ｌ
よびＢに接続されている。
同様に、垂直フィルタリング回路１３Ｂは、周波数１３
゜５ ＭＨｚで機能するマルチプレクサＩＩＢを介して
入力ＣおよびＤに接続される。フィルタリング回路は１
０８ＭＨｚでフィルタするが、それらの構造は以下にさ
らに詳しく説明することにする。
゜５ ＭＨｚで機能するマルチプレクサＩＩＢを介して
入力ＣおよびＤに接続される。フィルタリング回路は１
０８ＭＨｚでフィルタするが、それらの構造は以下にさ
らに詳しく説明することにする。
回路４Ｂはまたマルチプレクサ１２を介して入力Ａ、Ｂ
、ＣおよびＤに接続された動的信号処理回路２１を含ん
でいる。静的信号処理回路３０および動的信号処理回路
２１の出力は、切換え回路２３の入力に接続されており
、切換え回路２３は、運動データ信号０ＡＴＶに応じて
一方もしくは他方の回路に切り換える。この運動データ
信号０＾ＴＶは、通過帯減少デコーダに含まれる運動デ
ータ旧、またはライン数内挿変換回路７０入力ＡＳＢ、
ｌよびＤに接続された公知の形式の運動検出器１５のい
ずれかから得られる。運動検出器１５の出力および運動
データ組は、処理すべきビデオ信号の形式を示す信号６
２５／１２５０によって一方もしくは他方に切り換える
マルチプレクサ１６により選択される。切換え装置２３
からの出力は、バッファ回路１９に送られ、バッフ７回
路１９は１２５０／２：１／１００Ｈｚまたは９００／
２：１／１００Ｈｚ形式の出力ビデオ信号Ｓを与える。
、ＣおよびＤに接続された動的信号処理回路２１を含ん
でいる。静的信号処理回路３０および動的信号処理回路
２１の出力は、切換え回路２３の入力に接続されており
、切換え回路２３は、運動データ信号０ＡＴＶに応じて
一方もしくは他方の回路に切り換える。この運動データ
信号０＾ＴＶは、通過帯減少デコーダに含まれる運動デ
ータ旧、またはライン数内挿変換回路７０入力ＡＳＢ、
ｌよびＤに接続された公知の形式の運動検出器１５のい
ずれかから得られる。運動検出器１５の出力および運動
データ組は、処理すべきビデオ信号の形式を示す信号６
２５／１２５０によって一方もしくは他方に切り換える
マルチプレクサ１６により選択される。切換え装置２３
からの出力は、バッファ回路１９に送られ、バッフ７回
路１９は１２５０／２：１／１００Ｈｚまたは９００／
２：１／１００Ｈｚ形式の出力ビデオ信号Ｓを与える。
これから第５図を参照にして静的信号処理回路３０およ
び動的信号処理回路２１について考えられる態様を説明
することにする。この場合、静的信号処理回路３０の各
垂直フィルタリング回路は、２つの単一ライン遅延セル
３００および３０１または３１０フよび３１１．３つの
乗算器もしくは加算・遅延セル３０２．３０３．３０４
もしくは３１２．３１３．３１４および２つの加算器３
０５．３０６もしくは３１５．３１６から構成される。
び動的信号処理回路２１について考えられる態様を説明
することにする。この場合、静的信号処理回路３０の各
垂直フィルタリング回路は、２つの単一ライン遅延セル
３００および３０１または３１０フよび３１１．３つの
乗算器もしくは加算・遅延セル３０２．３０３．３０４
もしくは３１２．３１３．３１４および２つの加算器３
０５．３０６もしくは３１５．３１６から構成される。
乗算器は、それらの入力の１つに、且つ制御信号Ｃの作
用の下で送られた各乗算器固有の乗算係数を受ける。こ
れらの乗算係数は、表示すべき信号のサンプリングの関
数である。乗算器は、他方の入力に、マルチプレクサＩ
ＩＡまたはＩＩＢの直接出力、あるいは単一ライン遅延
セル３００．３０１モしくは３１０．３１１からの出力
を受ける。乗算器３０２．３０３．３０４もしくは３１
２．３１３．３１４の出力は、加算器３０５．３０６も
しくは３１５．３１６に送られ、加算器３０５または３
１５が乗算器３０２．３０３もしくは３１２．３１３か
らの出力を受け、加算器３０６または３１６が加算器３
０５．３１５および乗算器３０４または３１４からの出
力を受ける。２つの偶数垂直フィルタもしくは奇数垂直
フィルタの出力は必要に応じて信号を遮断することもで
きる加算器３２に送られる。加算器３２の出力は、静的
信号処理装置３０と動的信号処理回路２１内の伝播時間
を等しくするため単一ライン遅延セル３３に送られる。
用の下で送られた各乗算器固有の乗算係数を受ける。こ
れらの乗算係数は、表示すべき信号のサンプリングの関
数である。乗算器は、他方の入力に、マルチプレクサＩ
ＩＡまたはＩＩＢの直接出力、あるいは単一ライン遅延
セル３００．３０１モしくは３１０．３１１からの出力
を受ける。乗算器３０２．３０３．３０４もしくは３１
２．３１３．３１４の出力は、加算器３０５．３０６も
しくは３１５．３１６に送られ、加算器３０５または３
１５が乗算器３０２．３０３もしくは３１２．３１３か
らの出力を受け、加算器３０６または３１６が加算器３
０５．３１５および乗算器３０４または３１４からの出
力を受ける。２つの偶数垂直フィルタもしくは奇数垂直
フィルタの出力は必要に応じて信号を遮断することもで
きる加算器３２に送られる。加算器３２の出力は、静的
信号処理装置３０と動的信号処理回路２１内の伝播時間
を等しくするため単一ライン遅延セル３３に送られる。
第５図に示したように、動的信号処理回路２１もまた各
々が１つのフレームの１つのラインを記憶できる直列に
接続された４つの同一の単一ライン遅延セル２１１．２
１２．２１３および２１４を備える垂直フィルタから構
成される。さらに、垂直フィルタは、５つの乗算器２１
５．２１６．２１７．２１８．２１９を備えており、こ
れらの乗算器はそれらの入力の１つに制御信号Ｃの作用
下で挿入された各乗算器固有の乗算係数を受ける。乗算
器２１５．２１６．２１７．２１８．２１９の他方の入
力に、マルチプレクサ１２からの出力、単一ライン遅延
セル２１１からの出力、単一ライン遅延セル２１２から
の出力、単一ライン遅延セル２１３からの出力および単
一ライン遅延セル２１４からの出力をそれぞれ受ける。
々が１つのフレームの１つのラインを記憶できる直列に
接続された４つの同一の単一ライン遅延セル２１１．２
１２．２１３および２１４を備える垂直フィルタから構
成される。さらに、垂直フィルタは、５つの乗算器２１
５．２１６．２１７．２１８．２１９を備えており、こ
れらの乗算器はそれらの入力の１つに制御信号Ｃの作用
下で挿入された各乗算器固有の乗算係数を受ける。乗算
器２１５．２１６．２１７．２１８．２１９の他方の入
力に、マルチプレクサ１２からの出力、単一ライン遅延
セル２１１からの出力、単一ライン遅延セル２１２から
の出力、単一ライン遅延セル２１３からの出力および単
一ライン遅延セル２１４からの出力をそれぞれ受ける。
同様に、乗算器２１５〜２１９からの出力は加算器２２
０．２２１．２２２．２２３に送られる。加算器２２０
は乗算器２１５および２１６からの出力を受ける。他の
加算器２２１．２２２．２２３は乗算器２１７．２１８
．２１９および先行する加算器２２０．２２１．２２２
の出力をそれぞれ受ける。加算器２２３からの出力は遮
断装置２２４に送られる。前述した垂直フィルタでは、
乗算器の代わりに単純な加算および遅延セルを使用する
ことができる。
０．２２１．２２２．２２３に送られる。加算器２２０
は乗算器２１５および２１６からの出力を受ける。他の
加算器２２１．２２２．２２３は乗算器２１７．２１８
．２１９および先行する加算器２２０．２２１．２２２
の出力をそれぞれ受ける。加算器２２３からの出力は遮
断装置２２４に送られる。前述した垂直フィルタでは、
乗算器の代わりに単純な加算および遅延セルを使用する
ことができる。
以上、高品位ビデオ信号もしくは標準６２５／２：１１
５０Ｈｚ信号等の入力を受けることができる高品位テレ
ビ受信器用のフレーム周波数およびライン数の変換装置
の特殊な実施例を説明してきた。当業者にとっては上に
説明したデコーダが使用したアルゴリズムによって異な
り、このデコーダは、特にデコーダ内部の使用したフレ
ームメモリまたは処理回路の数について本発明の範囲内
で変更することができることは明らかである。但し、こ
れらのフレームメモリまたは処理回路は出力で所望され
るフレーム周波数に等しいフレーム周波数で機能し、ま
た偶数フレームおよび奇数フレームが、デコーダからの
出力で並列して２つの個別のチャネルで得られるという
制約がある。２つのチャネルへの各偶数出力および奇数
出力の分離は、使用した標準内でフィルタの機能周波数
を５４Ｍ）Ｉｚに制限するために実施される。
５０Ｈｚ信号等の入力を受けることができる高品位テレ
ビ受信器用のフレーム周波数およびライン数の変換装置
の特殊な実施例を説明してきた。当業者にとっては上に
説明したデコーダが使用したアルゴリズムによって異な
り、このデコーダは、特にデコーダ内部の使用したフレ
ームメモリまたは処理回路の数について本発明の範囲内
で変更することができることは明らかである。但し、こ
れらのフレームメモリまたは処理回路は出力で所望され
るフレーム周波数に等しいフレーム周波数で機能し、ま
た偶数フレームおよび奇数フレームが、デコーダからの
出力で並列して２つの個別のチャネルで得られるという
制約がある。２つのチャネルへの各偶数出力および奇数
出力の分離は、使用した標準内でフィルタの機能周波数
を５４Ｍ）Ｉｚに制限するために実施される。
４、簡単な図面の説明
第１図は、フランス国特許出願第８９０３８６１号に記
載されたようなフレーム周波数変換装置を含む高品位テ
レビ受信機の単純化したブロック図であり、 第２図は、フランス国特許出願第８９０３８６１号に記
載されたフレーム周波数変換装置の一態様のブロック図
であり、 第３図は、本発明に従うフレーム周波数およびライン数
変換装置の単純化したブロック図であり、第４図は、第
３図に示した装置のさらに詳細なブロック図であり、 第５図は、本発明の装置で用いられるフィルタリング、
デシメーション、内挿およびライン数変換部を示すブロ
ック図である。
載されたようなフレーム周波数変換装置を含む高品位テ
レビ受信機の単純化したブロック図であり、 第２図は、フランス国特許出願第８９０３８６１号に記
載されたフレーム周波数変換装置の一態様のブロック図
であり、 第３図は、本発明に従うフレーム周波数およびライン数
変換装置の単純化したブロック図であり、第４図は、第
３図に示した装置のさらに詳細なブロック図であり、 第５図は、本発明の装置で用いられるフィルタリング、
デシメーション、内挿およびライン数変換部を示すブロ
ック図である。
（主な参照番号）
ｌ・・アナログ−デジタル変換器、
２・・通過帯減少デコーダ、
３・・切換え装置、 ４・・周波数変換装置、５・・フ
レーム周波数変換回路、 ６・・通過帯減少デコーダ、 ７・・ライン数内挿変換回路、 １０Ａ、ＩＯＢ、ＩＯＣ，ＩＯＤ・・メモリ、１１Ａ、
ＩＩＢ・・マルチプレクサ、 １３Ａ、１３Ｂ・・フィルタリング回路、１４・・加算
器、１６・・マルチプレクサ、１９・・バッファ回路、 ２１・・動的信号処理回路、 ２３・・切換え装置、 ３０・・静的信号処理回路、 ６０Ａ、６０Ｂ、６０Ｃ，６０Ｄ、６０Ｅ・・メモリ、
６１・・５ｓｐｃ回路、 ６２．６３．６４・・内
挿器、６５・・デジタルアシスタンスデコーダ、６６・
・チャネルセレクタ、 ？ＯＡ、７０Ｂ、７０Ｃ，７０Ｄ・・マルチプレクサ、
３３．３００．３０１．３１０．３１１２１１〜２１４
・・単一ライン遅延セル、
レーム周波数変換回路、 ６・・通過帯減少デコーダ、 ７・・ライン数内挿変換回路、 １０Ａ、ＩＯＢ、ＩＯＣ，ＩＯＤ・・メモリ、１１Ａ、
ＩＩＢ・・マルチプレクサ、 １３Ａ、１３Ｂ・・フィルタリング回路、１４・・加算
器、１６・・マルチプレクサ、１９・・バッファ回路、 ２１・・動的信号処理回路、 ２３・・切換え装置、 ３０・・静的信号処理回路、 ６０Ａ、６０Ｂ、６０Ｃ，６０Ｄ、６０Ｅ・・メモリ、
６１・・５ｓｐｃ回路、 ６２．６３．６４・・内
挿器、６５・・デジタルアシスタンスデコーダ、６６・
・チャネルセレクタ、 ？ＯＡ、７０Ｂ、７０Ｃ，７０Ｄ・・マルチプレクサ、
３３．３００．３０１．３１０．３１１２１１〜２１４
・・単一ライン遅延セル、
Claims (9)
- （１）入力高品位６２５／２：１／５０Ｈｚビデオ信号
を処理する通過帯減少デコーダを具備しており、様々な
標準に対応するビデオ入力信号を受け、且つ所望のフレ
ーム周波数およびライン数で高品位信号を出力すること
ができる高品位テレビ受像機用フレーム周波数およびラ
イン数変換装置であって、入力信号のフレーム周波数に
応じた周波数で入力ビデオ信号フレームを記憶し、出力
で所望のフレーム周波数で読み取られる少なくとも１つ
の第１メモリと、 上記メモリに接続され、出力で所望のフレーム周波数で
、拡張された高品位ビデオ信号の偶数フレームおよび奇
数フレームを個別に出力する通過帯減少デコーダと、 上記通過帯減少デコーダの出力にそれぞれ接続され、必
要なフレーム周波数およびライン数で表示ビデオ信号を
送ることができるビデオ処理回路と を備えることを特徴とする装置。 - （２）上記ビデオ処理回路が、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に接続され、且つ所望のフレーム周
波数およびライン数で信号を送る静的信号処理回路と、 偶数フレームおよび奇数フレームを与える通過帯減少デ
コーダの出力の各々に第１切換え回路を介して交互に接
続され、且つ所望のフレーム周波数およびライン数で信
号を送る動的信号処理回路と、 上記静的信号処理回路と上記動的信号処理回路にそれぞ
れ接続され、その装置の切換え操作が運動検出信号（Ｄ
ＡＴＶ）により制御される第２切換え回路と から構成されることを特徴とする請求項１記載の装置。 - （３）上記静的信号処理回路が、偶数フレームを与える
出力および奇数フレームを与える出力にそれぞれに接続
される２つの同一の垂直フィルタから構成され、各垂直
フィルタの出力が加算器に接続されていることを特徴と
する請求項２記載の装置。 - （４）上記静的信号処理回路が、上記動的信号処理回路
からの出力信号と同期した出力信号を出力するように、
加算器の出力に接続された少なくとも１つの単一ライン
遅延セルを含むことを特徴とする請求項３記載の装置。 - （５）上記動的信号処理回路が、偶数フレームおよび奇
数フレームに対応する信号の処理を可能にする垂直フィ
ルタから構成されていることを特徴とする請求項２記載
の装置。 - （６）各垂直フィルタが、１つのメモリラインの遅延を
与えるｎ個の遅延セルと、表示すべきライン数の関数で
ある固有乗数係数を各々の一方の入力に受け、第１セル
の入力もしくはｎ個のセルの出力のいずれかを各々の他
方の入力に受けるｎ＋１個の乗算器と、最初の２つの乗
算器の出力を加える第１加算器と、先行する加算器の出
力とｎ＋１番目の乗算器の出力とを加えるｎ個（ここで
ｎは同時に処理すべきフレーム数の関数）の加算器から
構成されることを特徴とする請求項３および５のいずれ
か一項に記載の装置。 - （７）上記第１メモリの容量が２８８ライン×７２０点
×８ビットであることを特徴とする請求項１〜６のいず
れか一項に記載の装置。 - （８）上記通過帯減少デコーダが、第１メモリの出力に
直列に接続された少なくともｍ個（ｍ≧３）のフレーム
メモリと、デコーディング回路と、偶数および奇数点に
ついて偶数フレームおよび奇数フレームをそれぞれ発生
する４つの出力とを備えることを特徴とする請求項１〜
７のいずれか一項に記載の装置。 - （９）さらに、各々が一方の入力で、通過帯減少デコー
ダからの出力を受け、また他方の入力で、メモリの入力
もしくは最初の３つのメモリの出力のいずれかを受ける
４つの切換え回路を含み、該回路は、入力されたビデオ
信号の形式を示す信号に応じて一方もしくは他方の入力
に切り換えることを特徴とする請求項８記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8911102A FR2651402B1 (fr) | 1989-08-22 | 1989-08-22 | Dispositif de conversion de frequence trame et du nombre de lignes pour un recepteur de television haute definition. |
| FR8911102 | 1989-08-22 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03132277A true JPH03132277A (ja) | 1991-06-05 |
Family
ID=9384832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220953A Pending JPH03132277A (ja) | 1989-08-22 | 1990-08-22 | 高品位テレビ受像機用フレーム周波数およびライン数の変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5138448A (ja) |
| EP (1) | EP0414596B1 (ja) |
| JP (1) | JPH03132277A (ja) |
| DE (1) | DE69010802T2 (ja) |
| ES (1) | ES2056412T3 (ja) |
| FR (1) | FR2651402B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2251755B (en) * | 1991-01-08 | 1994-07-27 | Sony Broadcast & Communication | Video standards up-conversion |
| GB2257591B (en) * | 1991-07-08 | 1994-08-03 | Sony Broadcast & Communication | Video standards conversion |
| FI91472C (fi) * | 1991-10-10 | 1994-06-27 | Salora Oy | Menetelmä näytejonomuodossa tulevan HDTV-signaalin käsittelemiseksi jamenetelmässä käytettävä laite |
| FI89228C (fi) * | 1991-10-10 | 1993-08-25 | Salora Oy | Foerfarande foer att uppkonvertera faeltfrekvens av en bild formad fraon en i samplingsradsform ankommande hdtv-signal |
| JP3278881B2 (ja) * | 1991-12-13 | 2002-04-30 | ソニー株式会社 | 画像信号生成装置 |
| WO1993020652A1 (en) * | 1992-04-01 | 1993-10-14 | Intel Corporation | Method and apparatus for compressing and decompressing a sequence of digital video images using sync frames |
| US6417859B1 (en) | 1992-06-30 | 2002-07-09 | Discovision Associates | Method and apparatus for displaying video data |
| DE69334277D1 (de) * | 1992-11-05 | 2009-05-28 | Canon Kk | Vorrichtung und Verfahren zur Verarbeitung von Bewegtbildern |
| DE69318377T2 (de) * | 1992-11-19 | 1998-09-03 | Thomson Multimedia Sa | Methode und Vorrichtung zur Erhöhung der Bildfrequenz |
| EP0598333B1 (en) * | 1992-11-19 | 1998-05-06 | THOMSON multimedia | Method and apparatus for field rate upconversion |
| DE69329332T2 (de) * | 1993-05-26 | 2001-02-22 | St Microelectronics Srl | Fernsehbilderdekodierarchitektur zur Ausführung eines 40 ms-Prozessalgorithmus in HDTV |
| US6469741B2 (en) | 1993-07-26 | 2002-10-22 | Pixel Instruments Corp. | Apparatus and method for processing television signals |
| KR950012664B1 (ko) * | 1993-08-18 | 1995-10-19 | 엘지전자주식회사 | 1050라인 비월주사식 모니터 디스플레이 영상포맷을 갖는 에치디티브이(hdtv)수신장치 |
| EP0895167A3 (en) * | 1994-03-24 | 1999-03-10 | Discovision Associates | Method and apparatus for interfacing with ram |
| CA2145365C (en) | 1994-03-24 | 1999-04-27 | Anthony M. Jones | Method for accessing banks of dram |
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