JPS60145761A - フアクシミリ装置の原稿イメ−ジ情報表示回路 - Google Patents
フアクシミリ装置の原稿イメ−ジ情報表示回路Info
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- JPS60145761A JPS60145761A JP59001216A JP121684A JPS60145761A JP S60145761 A JPS60145761 A JP S60145761A JP 59001216 A JP59001216 A JP 59001216A JP 121684 A JP121684 A JP 121684A JP S60145761 A JPS60145761 A JP S60145761A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、ファクシミリ装置に関し、特に、原稿走査部
で読み込んだ１枚分の原稿イメージ情報を蓄積し、前記
原稿イメージ情報をシリアルデータとして出力するフレ
ームメモリをもち、糧々の目的に応じて前記フレームメ
モリに蓄積された原稿イメージ情報をＣＲＴ表示部に出
力し、原稿イメージ情報を表示する機能を持つ、ファク
シミリ装置の原稿イメージ情報表示回路に関する。
で読み込んだ１枚分の原稿イメージ情報を蓄積し、前記
原稿イメージ情報をシリアルデータとして出力するフレ
ームメモリをもち、糧々の目的に応じて前記フレームメ
モリに蓄積された原稿イメージ情報をＣＲＴ表示部に出
力し、原稿イメージ情報を表示する機能を持つ、ファク
シミリ装置の原稿イメージ情報表示回路に関する。
従来技術の説明
一般に、上記のような機能を実現する場合には、ファク
シミリ装置としては、第１図に示すＪ５な構成で実現す
ることが考えらｎる。
シミリ装置としては、第１図に示すＪ５な構成で実現す
ることが考えらｎる。
第１図を参照すると、従来におけるこの種の回路は、原
稿走査部１、フレームメモリ２、原稿イメージ情報間引
回路３、ＣＲＴ表示制御部４、ＣＲＴ表示部５、制御部
６で構成さｎている。第１図の原稿イメージ表示回路の
動作を説明すると、原稿走査部１で読み取られた白黒２
値のディジタル信号に変換された原稿イメージ情報ａは
、フレームメモリ２へ蓄積される。制御部６から原稿イ
メージ情報をＣ１（Ｔ表示する命令すが原稿イメージ情
報間引回路３に送られると、間引回路３は、フレームメ
モリ２へ原稿イメージ情報出力要求信号Ｃを送り、出力
された原稿イメージ情報ａをＣＲＴ表示画面の領域と原
稿イメージ情報の中の表示しようとする領域が一致する
ように適当な割合で主走査方向及び副走査方向に画素の
抜き取りを行い、ＣＲ１表示制御部４から出力される同
期信号ｄ及び表示クロックｅに同期して間引きを行った
原稿イメージ情報ａ′をＣＲＴ表示部５へ送る。ＣＲＴ
表示部６はこれを表示する。
稿走査部１、フレームメモリ２、原稿イメージ情報間引
回路３、ＣＲＴ表示制御部４、ＣＲＴ表示部５、制御部
６で構成さｎている。第１図の原稿イメージ表示回路の
動作を説明すると、原稿走査部１で読み取られた白黒２
値のディジタル信号に変換された原稿イメージ情報ａは
、フレームメモリ２へ蓄積される。制御部６から原稿イ
メージ情報をＣ１（Ｔ表示する命令すが原稿イメージ情
報間引回路３に送られると、間引回路３は、フレームメ
モリ２へ原稿イメージ情報出力要求信号Ｃを送り、出力
された原稿イメージ情報ａをＣＲＴ表示画面の領域と原
稿イメージ情報の中の表示しようとする領域が一致する
ように適当な割合で主走査方向及び副走査方向に画素の
抜き取りを行い、ＣＲ１表示制御部４から出力される同
期信号ｄ及び表示クロックｅに同期して間引きを行った
原稿イメージ情報ａ′をＣＲＴ表示部５へ送る。ＣＲＴ
表示部６はこれを表示する。
以上のように、第１図の構成で、冒頭に述べた原稿イメ
ージ情報を表示する機能を実現できるように考えられる
。
ージ情報を表示する機能を実現できるように考えられる
。
しかしながら、現在のように品質の高い原稿イメージ情
報のＣＲＴ表示が要求され、Ｃ几Ｔ表示部の稈像度が向
上してくると、必然的に表示クロックの周波数が高くな
っており、このような状況においては第１図の構成では
冒頭に述べた機能を実現できないという欠点がある。
報のＣＲＴ表示が要求され、Ｃ几Ｔ表示部の稈像度が向
上してくると、必然的に表示クロックの周波数が高くな
っており、このような状況においては第１図の構成では
冒頭に述べた機能を実現できないという欠点がある。
例えに、前記表示クロックの周波数を２０ＭＨｚとし、
間引回路３での間引率を−ｘＲ７とすると、フレームメ
モリ２から原稿イメージデータを１２５■ｈのクロック
で出力する必要があり、これは現在のところ、どのよう
な高速に動作するデバイスを用いても不可能である。
間引回路３での間引率を−ｘＲ７とすると、フレームメ
モリ２から原稿イメージデータを１２５■ｈのクロック
で出力する必要があり、これは現在のところ、どのよう
な高速に動作するデバイスを用いても不可能である。
発明の目的
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、上記の欠点を解決したファクシ
ミリ装置の新規な原稿イメージ情報表示回路を提供する
ことにある。
従って本発明の目的は、上記の欠点を解決したファクシ
ミリ装置の新規な原稿イメージ情報表示回路を提供する
ことにある。
発明の構成
上記目的を達成する為に、本発明に係るファクシミリ装
置の原稿イメージ情報表示回路は、原稿走査部で得た原
稿イメージ情報をフレームメモリに蓄積し、前記フレー
ムメモリから原稿イメージ情報を出力してＣＲＴディス
プレイ装置に表示する機能を有するファクシミリ装置の
原稿イメージ情報表示回路において、前記ｃ’Ｒ’ｒデ
ィスプレイ装置上の表示領域の大きさに合せて一前記フ
レームメモリから原稿イメージ情報を読み出す手段と、
該イメージ情報からあらかじめ設定された割合で画素の
抜き取りを行う間引回路と、該間引回路で画素の抜き取
りをされた原稿イメージ情報を蓄積するイメージメモリ
と、該イメージメモリから前記Ｃ几Ｔディヌブレイ装置
から出力される同期信号に応じて原稿イメージ情報を出
力するイメージ出力回路とを有して構成され、前記間引
回路とイメージ出力回路とを異なるクロック信号で駆動
することを特徴とする。
置の原稿イメージ情報表示回路は、原稿走査部で得た原
稿イメージ情報をフレームメモリに蓄積し、前記フレー
ムメモリから原稿イメージ情報を出力してＣＲＴディス
プレイ装置に表示する機能を有するファクシミリ装置の
原稿イメージ情報表示回路において、前記ｃ’Ｒ’ｒデ
ィスプレイ装置上の表示領域の大きさに合せて一前記フ
レームメモリから原稿イメージ情報を読み出す手段と、
該イメージ情報からあらかじめ設定された割合で画素の
抜き取りを行う間引回路と、該間引回路で画素の抜き取
りをされた原稿イメージ情報を蓄積するイメージメモリ
と、該イメージメモリから前記Ｃ几Ｔディヌブレイ装置
から出力される同期信号に応じて原稿イメージ情報を出
力するイメージ出力回路とを有して構成され、前記間引
回路とイメージ出力回路とを異なるクロック信号で駆動
することを特徴とする。
３、発明の詳細な説明
以下本発明をその好ましい一実施例について第２図を参
照して具体的に睨明する。
照して具体的に睨明する。
第２凶は本発明に係るファクシミリ装置の原稿イメージ
情報表示回路の一実施例を示すブロック構成図である。
情報表示回路の一実施例を示すブロック構成図である。
凶において、参照番号１１は原稿を走査し白黒２値の原
稿イメージデータａを出力する原稿走査部、１２は前記
原稿走査部１１から出力された原稿イメージデータａを
順次蓄積するフレームメモリ、１３は原稿イメージ表示
要求ｆがＯＮ″すると、間引回路制御部１４、イメージ
メモリ制御部１５に対してそれぞれ間引要求信号ｇ及び
モード選択信号りを順次送出して原稿イメージ′情報表
示の手順を制御する制御部、１４は制御部１３からの間
引要求信号ｇを受けて主走査方向間引信号発生回路１７
及び副走査方向間引信号発生回路１８へそれぞれドツト
パルスＸ及びラインパルスｙを送出する間引回路制御部
、１５ｔｌｊ制御部１３からモード選択信号りを受けて
、同信号の示すモードによってイメージメモリ蓄積要求
信号ｉあるいはイメージメモリ出力要求信号ｊをそｎぞ
れ出力するイメージメモリ制御部、１６はフレームメモ
リ１２から出力される原稿イメージデータａをシリアル
データからパラレルデータに変換するシリアルパラレル
変換回路、１７は主走査方向の画素抜き取り信号（主走
査方向間引信号）ｋを発生する主走査方向聞引伯号発生
回路、１８は副走査方向の画素抜き取り信号（副走査方
向間引信号）ｌを発生する副走査方向間引信号発生回路
、１９は主走査方向間引信号にと副走査方向間引信号ｌ
の論理積をとるＡＮＤゲート、２０はイメージメモリ蓄
積要求信号量とＡＮＤケート１９から出力される間引信
号ｍの論理積をとるＮＡＮＤゲート、２１は間引かれた
原稿イメージ情報ａ′を蓄積し出力するイメージメモリ
、２２は前記イメージメモリ２１の蓄積アドレスあるい
は出力アドレスを必要に応じて選択するセレクタ、２３
Ｆｉ前記イメージメモリ２１の蓄積アドレスを計数する
蓄積アドレスカウンタ、２４は前記イメージメモリ２１
の出力アドレスを計数する出力アドレスカウンタ、２５
は表示制御部２６から出力される垂直同期信号ｄｖ１水
平同期信号ｄｈ、表示クロックｅによって出力許可信号
ｎを出力するイメージメモリ出力制御部、２６ｔｉＣ几
Ｔデイヌブレイ２７を制御する表示制御部、２７け原稿
イメージ情報ａ′あるいはキャラクタ情報ｐを表示する
ＣＲＴデイヌブレイ、２８はイメージメモリ出力要求信
号ｊと出力許可信号ｎの論理積をとるＮＡＮＤゲート、
２９はイメージメモリ２１から出力された原稿イメージ
データａ′をパラレルデータからシリアルデータに変換
するパラレルシリアル変換回路、３０けイメージデータ
出力禁止信号ｑとイメージデータａ′との論理積をとる
ＡＮＩ）ゲート、３１はキャラクタデータ禁示信号ｒと
キャラクタデータｐの論理積をとるＡＮＤゲート、３２
けイメージデータａ′とキャラクタデータｐの排他的論
理和をとるＥＸＯＲゲートをそれぞれ示す。以上のよう
に本発明は参照番号１１から３２にて示す構成要素で構
成される０ 次に第２図を参照して本発明の動作の詳細を説明する。
稿イメージデータａを出力する原稿走査部、１２は前記
原稿走査部１１から出力された原稿イメージデータａを
順次蓄積するフレームメモリ、１３は原稿イメージ表示
要求ｆがＯＮ″すると、間引回路制御部１４、イメージ
メモリ制御部１５に対してそれぞれ間引要求信号ｇ及び
モード選択信号りを順次送出して原稿イメージ′情報表
示の手順を制御する制御部、１４は制御部１３からの間
引要求信号ｇを受けて主走査方向間引信号発生回路１７
及び副走査方向間引信号発生回路１８へそれぞれドツト
パルスＸ及びラインパルスｙを送出する間引回路制御部
、１５ｔｌｊ制御部１３からモード選択信号りを受けて
、同信号の示すモードによってイメージメモリ蓄積要求
信号ｉあるいはイメージメモリ出力要求信号ｊをそｎぞ
れ出力するイメージメモリ制御部、１６はフレームメモ
リ１２から出力される原稿イメージデータａをシリアル
データからパラレルデータに変換するシリアルパラレル
変換回路、１７は主走査方向の画素抜き取り信号（主走
査方向間引信号）ｋを発生する主走査方向聞引伯号発生
回路、１８は副走査方向の画素抜き取り信号（副走査方
向間引信号）ｌを発生する副走査方向間引信号発生回路
、１９は主走査方向間引信号にと副走査方向間引信号ｌ
の論理積をとるＡＮＤゲート、２０はイメージメモリ蓄
積要求信号量とＡＮＤケート１９から出力される間引信
号ｍの論理積をとるＮＡＮＤゲート、２１は間引かれた
原稿イメージ情報ａ′を蓄積し出力するイメージメモリ
、２２は前記イメージメモリ２１の蓄積アドレスあるい
は出力アドレスを必要に応じて選択するセレクタ、２３
Ｆｉ前記イメージメモリ２１の蓄積アドレスを計数する
蓄積アドレスカウンタ、２４は前記イメージメモリ２１
の出力アドレスを計数する出力アドレスカウンタ、２５
は表示制御部２６から出力される垂直同期信号ｄｖ１水
平同期信号ｄｈ、表示クロックｅによって出力許可信号
ｎを出力するイメージメモリ出力制御部、２６ｔｉＣ几
Ｔデイヌブレイ２７を制御する表示制御部、２７け原稿
イメージ情報ａ′あるいはキャラクタ情報ｐを表示する
ＣＲＴデイヌブレイ、２８はイメージメモリ出力要求信
号ｊと出力許可信号ｎの論理積をとるＮＡＮＤゲート、
２９はイメージメモリ２１から出力された原稿イメージ
データａ′をパラレルデータからシリアルデータに変換
するパラレルシリアル変換回路、３０けイメージデータ
出力禁止信号ｑとイメージデータａ′との論理積をとる
ＡＮＩ）ゲート、３１はキャラクタデータ禁示信号ｒと
キャラクタデータｐの論理積をとるＡＮＤゲート、３２
けイメージデータａ′とキャラクタデータｐの排他的論
理和をとるＥＸＯＲゲートをそれぞれ示す。以上のよう
に本発明は参照番号１１から３２にて示す構成要素で構
成される０ 次に第２図を参照して本発明の動作の詳細を説明する。
原稿走査部１１で読み取られて白黒２値の信号に変換さ
れた原稿イメージ情報ａは、まずフレームメモリ２に蓄
積される。次に、適当な入力装置（キーボード等）から
原稿イメージ情報六示俊求ｆを受けた制御部１３は、間
引要求信号ｇを”ＯＮ”して間引回路制御部１４へ送出
すると共に、イメージメモリ制御部１５ヘモード選択信
号りを蓄積モードにして送出する。モード選択信号りが
蓄積モードになると、イメージメモリ制御部１５は、イ
メージメモリ蓄積要求信号ｉをＯＮ″にすると共に、ア
ドレスカウンタ選択信号Ｕをセレクタ２２へ送り、蓄積
アドレスカウンタ２３の出力を選択してアトｔ、７カウ
ンタクリア信号Ｓで前記蓄積アドレスカウンタ２３をク
リアする。次に、間引要求信号ｇがＯＮ″になると、間
引回路制御部１４は、フレームメモリ１２に対してフレ
ームメモリ出力要求信号Ｃを′″ＯＮ”にし、同信号Ｃ
がＯＮ″になると、フレームメモリ２け、フレームメモ
リ出力クロックＷの立ち上りに同期して、原稿イメージ
情報ａをシリアルデータとして順次出力する０まだ、間
引回路制御部１４は、フレームメモリ出力要求信号Ｃの
”ＯＮ”と同時に主走査方向間引信号発生回路１７にフ
レームメモリ出力クロックＷをドツトパルスＸとして送
出し、副走査方向間引信号発生回路１８へドツトパルス
を３４５６パルス送る毎に１回うインパルスｙを送出す
る（本実施例の場合１ラインを３４５６ｂｉｔとしてい
る）０ドツトパルスＸを受けとった主走査方向間引信号
発生回路１７はドツトパルスス５個の内、２番目と４番
目のドツトパルスに同期して王走査問引信号ｋをＯＮ″
にする。−力、ラインパルスｙを受け取った副走査方向
間引信号発生回路１８はラインパルヌｙ５個のうち２番
目と４番目のラインパルヌヲ受ケた次のフレームメモリ
出力クロックＷに同期して３４５６クロツクの長さで副
走査方向間引信号ｌをＯＮ”にする。次に、これら２つ
の間引信号の積をＡＮＤグー）１９でとると、主走査、
副走査のそｎぞれの方向に２ずつ間引く間引信号ｍが得
られる。前記間引信号ｍとイメージメモリ蓄積要求信号
ｉの論理積をＮＡＮＤゲート２０でと９、この出力信号
が”ＯＮ”になると区間の原稿イメージデータａをシリ
アルパラレル変換回路１６に取り込み、ｇｂｔｔのパラ
レルデータに変換し、順次イメージメモリ２１へ蓄積す
る。
れた原稿イメージ情報ａは、まずフレームメモリ２に蓄
積される。次に、適当な入力装置（キーボード等）から
原稿イメージ情報六示俊求ｆを受けた制御部１３は、間
引要求信号ｇを”ＯＮ”して間引回路制御部１４へ送出
すると共に、イメージメモリ制御部１５ヘモード選択信
号りを蓄積モードにして送出する。モード選択信号りが
蓄積モードになると、イメージメモリ制御部１５は、イ
メージメモリ蓄積要求信号ｉをＯＮ″にすると共に、ア
ドレスカウンタ選択信号Ｕをセレクタ２２へ送り、蓄積
アドレスカウンタ２３の出力を選択してアトｔ、７カウ
ンタクリア信号Ｓで前記蓄積アドレスカウンタ２３をク
リアする。次に、間引要求信号ｇがＯＮ″になると、間
引回路制御部１４は、フレームメモリ１２に対してフレ
ームメモリ出力要求信号Ｃを′″ＯＮ”にし、同信号Ｃ
がＯＮ″になると、フレームメモリ２け、フレームメモ
リ出力クロックＷの立ち上りに同期して、原稿イメージ
情報ａをシリアルデータとして順次出力する０まだ、間
引回路制御部１４は、フレームメモリ出力要求信号Ｃの
”ＯＮ”と同時に主走査方向間引信号発生回路１７にフ
レームメモリ出力クロックＷをドツトパルスＸとして送
出し、副走査方向間引信号発生回路１８へドツトパルス
を３４５６パルス送る毎に１回うインパルスｙを送出す
る（本実施例の場合１ラインを３４５６ｂｉｔとしてい
る）０ドツトパルスＸを受けとった主走査方向間引信号
発生回路１７はドツトパルスス５個の内、２番目と４番
目のドツトパルスに同期して王走査問引信号ｋをＯＮ″
にする。−力、ラインパルスｙを受け取った副走査方向
間引信号発生回路１８はラインパルヌｙ５個のうち２番
目と４番目のラインパルヌヲ受ケた次のフレームメモリ
出力クロックＷに同期して３４５６クロツクの長さで副
走査方向間引信号ｌをＯＮ”にする。次に、これら２つ
の間引信号の積をＡＮＤグー）１９でとると、主走査、
副走査のそｎぞれの方向に２ずつ間引く間引信号ｍが得
られる。前記間引信号ｍとイメージメモリ蓄積要求信号
ｉの論理積をＮＡＮＤゲート２０でと９、この出力信号
が”ＯＮ”になると区間の原稿イメージデータａをシリ
アルパラレル変換回路１６に取り込み、ｇｂｔｔのパラ
レルデータに変換し、順次イメージメモリ２１へ蓄積す
る。
この間、／リアルパラレル変換回路１６は、８ｂｉｔパ
ラレルデータを前自己イメージメモリ２１へ蓄積するた
びに蓄積アドレス更新信号Ｖを蓄積アドレスカウンタ２
３へ送り、前記蓄積アドレスが１６ＫＢｙｔｅに達する
と蓄積終了信号Ｚｌを”ＯＮ″にする。これを受けたイ
メージメモリ制御回路１５はイメージメモリ蓄積要求信
号ｌを” ＯＦＦ″にして間引いた原稿イメージデータ
ａ′の蓄積を終了する。
ラレルデータを前自己イメージメモリ２１へ蓄積するた
びに蓄積アドレス更新信号Ｖを蓄積アドレスカウンタ２
３へ送り、前記蓄積アドレスが１６ＫＢｙｔｅに達する
と蓄積終了信号Ｚｌを”ＯＮ″にする。これを受けたイ
メージメモリ制御回路１５はイメージメモリ蓄積要求信
号ｌを” ＯＦＦ″にして間引いた原稿イメージデータ
ａ′の蓄積を終了する。
−力、間引回路制御部１４は、フレームメモリ１２から
出力したデータ数を数え、これが１００ＫＢｙｔｅ（１
６Ｘ”／ｌ； Ｘ ”／ｅ、 Ｂ）Ｉｔｅ） ニ達スル
ト、間引終了信号ｚ８を”ＯＮ”する。同信号ｚ２が’
ＯＮ”すると制御ｓ１３はモード選択信号りを出力モー
ドに設定する。
出力したデータ数を数え、これが１００ＫＢｙｔｅ（１
６Ｘ”／ｌ； Ｘ ”／ｅ、 Ｂ）Ｉｔｅ） ニ達スル
ト、間引終了信号ｚ８を”ＯＮ”する。同信号ｚ２が’
ＯＮ”すると制御ｓ１３はモード選択信号りを出力モー
ドに設定する。
前記モードが設定されると、イメージメモリ制御部１５
＋”ｊ 、出力アドレスカウンタ２４をクリアし、イ
メージデータ出力禁止信号ｑをＯＮ″にしてイメージデ
ータａ′が出力される状態にし、キャラクタデータ禁止
信号「をＯＮ″にしてキャラクタデータｐが出力される
のを禁止し、更に表示制御部２６から出力される垂直同
期信号ｄｖから１画面の開始点を検出してイメージメモ
リ出力要求信号ｊをＯＮ”にする。
＋”ｊ 、出力アドレスカウンタ２４をクリアし、イ
メージデータ出力禁止信号ｑをＯＮ″にしてイメージデ
ータａ′が出力される状態にし、キャラクタデータ禁止
信号「をＯＮ″にしてキャラクタデータｐが出力される
のを禁止し、更に表示制御部２６から出力される垂直同
期信号ｄｖから１画面の開始点を検出してイメージメモ
リ出力要求信号ｊをＯＮ”にする。
一力、イメージメモリ出力制御部２５は、垂直同期信号
ｄｖの１画面の開始点から水平同期信号ｄｈの数を考え
、その値があらかじめ設定さｎた値に達すると、各水平
同期信号ｄｈから原稿イメージ情報を表示する部分を切
り出し、各水平同期１Ｎ号毎に表示制御部２６から出力
される表示クロック（２０ＭＨｚ）ｅに同期して出力許
可信号ｎを”ＯＮ”にする。同信号ｎとイメージメモリ
出力要求信号ｊの論理積をＮＡＮＤゲート２８でと９、
この出力がＯＮ”している期間中はイメージメモリ２１
から聞引かｎた原稿イメージデータａ′がパラレルシリ
アル変換回路２９を通して、前記表示クロックＣに同期
して表示制御部２６へ出力され、ＣＲＴディスプレイ２
７上に原稿イメージ情報ａ′が表示される。
ｄｖの１画面の開始点から水平同期信号ｄｈの数を考え
、その値があらかじめ設定さｎた値に達すると、各水平
同期信号ｄｈから原稿イメージ情報を表示する部分を切
り出し、各水平同期１Ｎ号毎に表示制御部２６から出力
される表示クロック（２０ＭＨｚ）ｅに同期して出力許
可信号ｎを”ＯＮ”にする。同信号ｎとイメージメモリ
出力要求信号ｊの論理積をＮＡＮＤゲート２８でと９、
この出力がＯＮ”している期間中はイメージメモリ２１
から聞引かｎた原稿イメージデータａ′がパラレルシリ
アル変換回路２９を通して、前記表示クロックＣに同期
して表示制御部２６へ出力され、ＣＲＴディスプレイ２
７上に原稿イメージ情報ａ′が表示される。
イメージメモリ２工から１６ＫＢｙｔｅの原稿イメージ
データａ′が出力されると、出力アドレスカウンタ２４
は出力終了信号ｚｌＳを℃Ｎ′にし、同信号２．を受け
たイメージメモリ制御部１５は、イメージメモリ出力要
求信号ｊを”ＯＦＦ”にし、アドレスカウンタクリア信
号Ｓで出力アドレスカウンタ２４をクリアし、更に、イ
メージデータ出力禁止信号ｑを’ＯＮ″にしてイメージ
データａ′が出力さｒｔｙｚいようにし、キャラクタデ
ータ禁止１１号ｒｔ−″’ ＯＦＦ″にしてキャラクタ
情報ｐをＣｋＬＴディスプレイ２７上に表示する。
データａ′が出力されると、出力アドレスカウンタ２４
は出力終了信号ｚｌＳを℃Ｎ′にし、同信号２．を受け
たイメージメモリ制御部１５は、イメージメモリ出力要
求信号ｊを”ＯＦＦ”にし、アドレスカウンタクリア信
号Ｓで出力アドレスカウンタ２４をクリアし、更に、イ
メージデータ出力禁止信号ｑを’ＯＮ″にしてイメージ
データａ′が出力さｒｔｙｚいようにし、キャラクタデ
ータ禁止１１号ｒｔ−″’ ＯＦＦ″にしてキャラクタ
情報ｐをＣｋＬＴディスプレイ２７上に表示する。
以降、原稿イメージ表示要求信号ｆが’ ＯＦＦ″する
まで垂直同期信号毎に原稿イメージ情報ａ′がイメージ
メモリ２１から出力されてＣ）ＬＴデイヌブレイ２７上
に表示される。
まで垂直同期信号毎に原稿イメージ情報ａ′がイメージ
メモリ２１から出力されてＣ）ＬＴデイヌブレイ２７上
に表示される。
発明の効果
以上の説明で明らかなように、本発明によれば、ＣＲＴ
ｉ示制御部からの表示クロック（２０ＭＩ（ｚ）に支配
されるのは、イメージメモリ２１の出力側のみでおり、
同メモリ２１の蓄積ｌｌｌは任意の周波数のクロックで
動作させることができる。従って、本発明のような構成
を用いれば、今後前記表示クロックの周波数が更に高く
なっても対応することがロエ能である。
ｉ示制御部からの表示クロック（２０ＭＩ（ｚ）に支配
されるのは、イメージメモリ２１の出力側のみでおり、
同メモリ２１の蓄積ｌｌｌは任意の周波数のクロックで
動作させることができる。従って、本発明のような構成
を用いれば、今後前記表示クロックの周波数が更に高く
なっても対応することがロエ能である。
更に、本発明のような構成にすると、ＣＲＴディスプレ
イ２７に原稿イメージデータが表示されているときでも
、フし−ムメモリ１２は切りけなされているので、前記
フレームメモリ１２を他の機能で使用できる（例えば原
稿イメージ表示中に次の原稿のイメージ情報を蓄積する
など）という利点かある０
イ２７に原稿イメージデータが表示されているときでも
、フし−ムメモリ１２は切りけなされているので、前記
フレームメモリ１２を他の機能で使用できる（例えば原
稿イメージ表示中に次の原稿のイメージ情報を蓄積する
など）という利点かある０
第１因は一般に考えらｎるファクシミリ装置の原稿イメ
ージ情報表示回路のブロック図、第２凶は本発明に係る
ファクシミリ装置の原稿イメージ情報表示回路の一実施
例を示すブロック構成図である。 １．１１・・・原稿走査部、２．１２・・・フレームメ
モリ、３・・・原稿イメージ情報間引回路、４．２６・
・・ＣＲＴ表示制御部、５．２７・・・ＣＲＴディスプ
レイ、６．１３・・・制御部、１４・・・間引回路制御
部、１５・・・イメージメモリ制御部、１６・・・シリ
アルパラレル変換回路、１７・・・主走査方向間引信号
発生回路、１８・・・副走査方向間引信号発生回路、１
９ 、３０．３１・・・ＡＮＤゲート、２０．２８・・
・ＮＡＮＤゲート、２１・・・イメージメモリ、２２・
・・セしフタ、２３・・・蓄積アドレスカウンタ、２４
・・・出力アドレスカウンタ、２５・・・イメージメモ
リ出力制御部、２９・・・パラレルシリアル変換回路、
３２・・・ＥＸＯＢ ケート
ージ情報表示回路のブロック図、第２凶は本発明に係る
ファクシミリ装置の原稿イメージ情報表示回路の一実施
例を示すブロック構成図である。 １．１１・・・原稿走査部、２．１２・・・フレームメ
モリ、３・・・原稿イメージ情報間引回路、４．２６・
・・ＣＲＴ表示制御部、５．２７・・・ＣＲＴディスプ
レイ、６．１３・・・制御部、１４・・・間引回路制御
部、１５・・・イメージメモリ制御部、１６・・・シリ
アルパラレル変換回路、１７・・・主走査方向間引信号
発生回路、１８・・・副走査方向間引信号発生回路、１
９ 、３０．３１・・・ＡＮＤゲート、２０．２８・・
・ＮＡＮＤゲート、２１・・・イメージメモリ、２２・
・・セしフタ、２３・・・蓄積アドレスカウンタ、２４
・・・出力アドレスカウンタ、２５・・・イメージメモ
リ出力制御部、２９・・・パラレルシリアル変換回路、
３２・・・ＥＸＯＢ ケート
Claims (1)
- 原稿走査部で得た原稿イメージ情報をフレームメモリに
蓄積し、前記フレームメモリかｒ２．原稿イメージ情報
を出力してＣ几Ｔデイヌブレイ装置に表示する機能を有
するファクシミリ装置の原稿イメージ情報表示回路にお
いて、前記ＣＲＴディスプレイ装置上の表示領域の大き
さに合わせて前記フレームメモリから原稿イメージ情報
を読み出す手段と、該イメージ情報からあらかじめ設定
された割合で画素の抜き取を行う間引回路と、核間引き
回路で画素の抜き取をされた原稿イメージ情報を蓄積す
るイメージメモリと、該イメージメモリから前記Ｃ）Ｌ
Ｔディスプレイ装置から出力される同期信号に応じて原
稿イメージ情報を出力するイメージ出力回路とを有し、
前記間引回路と前記イメージ出力回路を異なるクロック
信号で駆動することを性徴としたファクシミリ装置の原
稿イメージ情報表示回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001216A JPS60145761A (ja) | 1984-01-06 | 1984-01-06 | フアクシミリ装置の原稿イメ−ジ情報表示回路 |
| US06/687,018 US4739405A (en) | 1984-01-06 | 1984-12-28 | Circuit for storing an image signal in an image memory and for reading the signal therefrom at a different rate for display on a display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001216A JPS60145761A (ja) | 1984-01-06 | 1984-01-06 | フアクシミリ装置の原稿イメ−ジ情報表示回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145761A true JPS60145761A (ja) | 1985-08-01 |
Family
ID=11495270
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001216A Pending JPS60145761A (ja) | 1984-01-06 | 1984-01-06 | フアクシミリ装置の原稿イメ−ジ情報表示回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4739405A (ja) |
| JP (1) | JPS60145761A (ja) |
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| JPS57171884A (en) * | 1981-03-12 | 1982-10-22 | Victor Co Of Japan Ltd | Conversion system for number of scanning lines |
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| DE3126635A1 (de) * | 1981-07-06 | 1983-01-20 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur wandlung der zeilenzahl |
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-
1984
- 1984-01-06 JP JP59001216A patent/JPS60145761A/ja active Pending
- 1984-12-28 US US06/687,018 patent/US4739405A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US4739405A (en) | 1988-04-19 |
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