JPH03127237A - 情報処理装置の性能測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 各タスク毎に情報処理装置を構成するハードゥエア資源
の使用率の測定を、ハードウェアにより実行させること
を可能とする情報処理装置の性能測定方式に関し、 Ｏ５の負担を増大させることなく、ハードウェア資源の
使用率の正確な測定結果を得ることを目的とし、 単数又は複数のプロセッサと、単数又は複数の入出力装
置と、該プロセッサ及び入出力装置を接続する共通シス
テムバスとから構成され、複数のタスクの中からオペレ
ーティングシステムが割当てたタスクの制御に基づき、
該共通システムバスの使用権を確保して動作する情報処
理装置において、オペレーティングシステムによって、
プロセッサと入出力装置に対し、各タスク毎に夫々付与
されるバス要求識別子と、共通システムバスに送出され
るバス要求識別子を監視し、受信された各バス要求識別
子毎に、共通システムバスを使用した時間と回数とを順
次集計して記録する性能測定手段とを設け、共通システ
ムバスの使用権を得たプロセッサ又は入出力装置が送出
するバス要求識別子に基づき、各タスク毎に各プロセッ
サ又は各入出力装置が、共通システムバスを使用した累
積使用時間と、累積使用回数とを記録させる構成とする
。

〔産業上の利用分野〕

本発明は複数のタスクの制御に基づき動作する情報処理
装置に係り、特に各タスク毎に該情報処理装置を構成す
るハードウェア資源の使用率の測定を、オペレーティン
グシステム（Ｏ３）の制＜Ｂ下で、ハード−→エアによ
り実行させることを可能とする情報処理装置の性能測定
方式に関する。

近年、情報化社会の発展に伴い、共通システムバスに、
複数の本体装置と複数の入出力装置とが接続されたパー
ソナルコンピュータシステムの価格性能比が格段に向上
した結果、パーソナルコンピュータのＯ８は、シングル
タスク処理システムから、マルチタスク処理システムへ
と移行しつつある。

そして、マルチタスク処理を行えるＯ３は、ハードウェ
ア資源の使用率を常に監視し、限られたハードウェア資
源を複数のタスクに効率良く割当てて、パーソナルコン
ピュータの持つ性能を極限まで引き出すことが求められ
ている。

このためには、各タスク毎のハードウェア資源の使用率
の測定、即ち、夫々のタスクに対応して本体装置又は入
出力装置が共通システムバスを１回使用する場合の平均
占有時間の測定を、Ｏ３の負担を増大させることな〈実
施し得ることが必要である。

〔従来の技術］ シングルタスク処理システムのパーソナルコンピュータ
では、一つの仕事を初めて、この仕事がが終了するまで
、他の仕事をすることが無いため、ハードウェア資源管
理は不要であり、ハードウェア資源の使用率等の測定は
必要が無いため実施されていない。

但し、アプリケーションソフトウェアの性能解析のため
には、アプリケーションソフトウェア自身により、ハー
ドウェア資源の使用率が測定されている。

この場合、ハードウェア資源を起動してから、ハードウ
ェア資源が与えられた仕事を終了する迄の時間を測定し
、性能を求めている。

〔発明が解決しようとする課題〕

上記の如く、従来はアプリケーションソフトウェアがハ
ードウェア資源の使用率を測定している程度である。し
かし、マルチタスク処理を行えるＯ３は、前記−の如く
ハードウェア資源を管理して、複数のタスクに効率良く
ハードウェア資源を割当てる必要がある。

従って、各タスク毎にハードウェア資源の使用率を算出
して、この使用率から各タスクに夫々ハードウェア資源
を割当てなければならない。

このために、Ｏ３にハードウェア資源の使用率の測定を
行う機能を負担させると、Ｏ５のオーバヘッドが大きく
なってパーソナルコンピュータシステムの処理効率が低
下すると共に、複数のタスりが並行して動作する場合に
は、成るタスクに、ハードウェア資源が使用出来ないこ
とから待ちが発生することがあり、正確な測定結果が得
られないという問題がある。

本発明はこのような問題点に鑑み、Ｏ３の負担を増大さ
せることなく、ハードウェア資源の使用率の正確な測定
結果を得る情報処理装置の性能測定方式を提供すること
を目的としている。

〔課題を解決するための手段］ 第１図は本発明の詳細な説明するブロック図である。

■と２はプロセッサ、３と４は入出力装置、５は性能測
定手段、６は共通システムバスである。

そして、プロセッサ１と２には共通システムバス６を介
して入出力装置３と４とが接続され、プロセッサ１と２
は夫々Ｏ３により複数のタスクの中の一つのタスクを割
当てられ、割当てられたタスクの制御により、一つのプ
ロセッサｌ又は２が共通システムバス５を占有して、必
要とする入出力装置３又は４と結合してデータの転送を
行う。

プロセッサが単数の場合は、例えば、ブロセ・ンサｌの
みが接続され、入出力装置が単数の場合は、入出力装置
３のみが接続される。そして、Ｏ３によりプロセッサ１
と２及び入出力装置３と４は、各タスク毎に夫々別個の
バス要求識別子が付与される。即ち、例えば、タスクの
種類を示すビ・ントとプロセッサ１又は２を示すビット
から成るバス要求識別子が、夫々プロセッサｌ又は２に
付与され、タスクの種類を示すビットと入出力装置３又
は４を示すビーットから成るバス要求識別子が、夫々入
出力装置３又は４に付与される。

性能測定手段５は共通システムバス６に接続され、プロ
セッサ１又は２か、入出大袋Ｗ３又は４が共通システム
バス６を占有するため使用権を確保した時、共通システ
ムバス６に送出するバス要求識別子を監視しており、受
信された各バス要求識別子毎に、共通システムバス６を
使用した時間と回数とを順次集計して記憶する。従って
、性能測定手段５は共通システムバス６の使用権を得た
プロセッサｌか２又は入出力装置３か４の送出するバス
要求識別子に基づき、各タスク毎に各プロセッサｌか２
又は各入出力装置３か４の共通システムバス６を使用し
た累積使用時間と、累積使用回数とを記録する。

従って、性能測定手段５が測定を行っていない時、Ｏ３
の指示により、累積使用時間と、累積使用回数がタスク
′毎に、且つプロセッサ１か２又は入出力装置３か４毎
に区別されて続出される。

〔作用〕

上記の如く構成することにより、性能測定手段５から読
出された累積使用時間を累積使用回数で割ると、タスク
毎に、プロセッサ１．２又は入出力装置３．４が夫々共
通シ不テムバス６を１回使用する場合の平均占有時間を
算出することが出来る。従って、タスク毎にハードウェ
ア資源の使用率を知ることが出来る。

〔実施例〕

第２図は本発明の一実施例を示す回路のプロ・ツク図で
、第３図は第２図の動作を説明するタイムチャートであ
る。

第２図は第１図の性能測定手段５の詳細ブロック図で、
Ｏ３は性能測定手段５を起動する場合、例えば、プロセ
ッサｌにタスクを割当て、このタスクによりプロセッサ
ｌから共通システムバス６に性能測定手段５のアドレス
を送出させる。

このアドレスはＩ１０アドレス比較回路９に入り、性能
測定手段５のアドレスと一致すると、制御回路１１に通
知される。従って、制御回路１１は呼び出されたことを
認識し、コマンドレジスタ１０をイネーブルとして、プ
ロセッサ１が送出するコマンドを受信する。そして、こ
のコマンドが測定開始を指示していると、制御回路１１
はバス要求識別子レジスタ７をイネーブルとする。

ここで、第１図に示すプロセッサ２がＯ３の指示により
タスク（１）を割当てられ、タスク（１）の制御により
、共通システムバス６の使用権を得て、第３図バス要求
識別子に示す如く、タスク（１）を示すビットと、プロ
セッサ２を示すビットから構成されるバス要求識別子Ａ
を送出すると、第３図バス要求識別子レジスタに示す如
く、バス要求識別子レジスタ７にバス要求識別子Ａが格
納される。このバス要求職別子ＡはＯ３からプロセッサ
２にタスク（１）が割当てられた時付与される。

バス要求識別子比較回路８は、バス要求識別子レジスタ
７の記憶したバス要求識別子Ａと、共通システムバス６
に送出されているバス要求識別子とを比較しており、共
通システムバス６に送出されているバス要求識別子Ａが
、例えば、他のバス要求識別子Ｂに変更されると、制御
回路１１に通知し、制御回路１１はバス要求識別子レジ
スタ７の内容を更新させ、バス要求識別子Ｂを記憶させ
る。

このバス要求識別子Ｂは、例えば、タスク（１）の制御
により、プロセッサ２が入出力装置３と結合し、データ
の読出しを指示した時、入出力装置３のデータ読出し準
備が整うまで、−旦結合が解かれ、入出力装置３のデー
タ読出し準備が完了すると、共通システムバス６の使用
権を得て、プロセッサ２と再結合するが、この時Ｏ３か
ら入出力装置３に対し与えられるもので、バス要求識別
子Ｂは、タスク（１）の制御で動作することを示すビッ
トと、入出力装置３であることを示すビットで構成され
る。

バス要求識別子は性能測定手段５が使用するクロックの
周期をＴとすると、２丁の整数倍の長さであり、共通シ
ステムバス６には、第３図のバス要求識別子に〜示す如
く、例えば、２Ｔの長さのバス要求識別子Ａと４Ｔの長
さのバス要求識別子Ｂが送出される。

従って、バス要求識別子レジスタ７には、第３図バス要
求識別子レジスタに示す如く、最初にバス要求識別子Ａ
が記憶され、続いてバス要求識別子比較回路８の検出結
果により、バス要求職別子Ｂが記憶される。

アドレス選択回路１４はバス要求識別子レジスタ７が送
出するバス要求識別子Ａによって、メモリ１５の実行中
フラグの欄に記録されているバス要求識別子への領域の
アドレスを指示する。制御回路１１はバス要求識別子Ａ
の先頭のＴの時間、即ち、１クロツクサイクルの間、第
３図メモリアクセスのＡＲに示す如く、メモリ１５に読
出し命令を送出し、アドレス選択回路１４が指示したア
ドレス領域の内容、即ち、実行中フラグの欄に記録され
たバス要求識別子Ａに対応するバス占有累積クロック数
の欄の内容と、バス使用累積回数の欄の内容を、第３図
読出しデータレジスタのＡで示すタイミングで、読出し
データレジスタ１６に読出させる。

読出しデータレジスタ１６に読出されたシステムバス使
用累積回数の内容には、第３図増分回路のＡ１に示すタ
イミングで、制御回路１１の指示により動作する＋２／
＋１回路１７によって、２が加算されて、書込みデータ
レジスタ１３に送出され、第３図書込みデータレジスタ
のＡ１に示すタイミングで、書込データレジスタ１３に
格納される。そして、同時に読出しデータレジスタ１６
にも格納される。

制御回路１１は第３図メモリアクセスのＡＩＷに示す如
く、ｌクロックサイクルの間書込み命令をメモリ１５に
送出するため、書込みデータレジスタ１３に格納された
２の加算されたバス占有累積クロック数ＡＩが、アドレ
ス選択回路１４が送出しているアドレスにより、メモリ
１５のバス占有累積クロック数の領域に書込まれる。

同様にして、読出しデータレジスタ１６に読出された、
メモリ１５のバス使用累積回数の欄の内容に、制御回路
１１の指示により動作する＋１回路１８が１を加算した
値が、書込みデータレジスタ１３に書込まれ、アドレス
選択回路１４が送出しているアドレスにより、メモリ１
５のバス使用累積回数の領域に書込まれる。そして、同
時に読出しデータレジスタ１６にも格納される。

前記の如く、共通システムバス６にバス要求識別子Ｂが
送出されると、バス要求識別子比較回路８の比較結果に
基づき、制御回路１１はバス要求識別子レジスタ７に、
バス要求識別子Ｂを記憶させる。

アドレス選択回路１４はバス要求識別子レジスタ７が送
出するバス要求識別子Ｂによって、メモリ１５の実行中
フラグの欄に記録されているバス要求識別子Ｂの領域の
アドレスを指示する。制御回路１１はバス要求識別子Ｂ
の先頭のＴの時間、即ち、１クロツクサイクルの間、第
３図メモリアクセスのＢＲに示す如く、メモリ１５に読
出し命令を送出し、アドレス選択回路１４が指示したア
ドレス領域の内容、即ち、実行中フラグの欄に記録され
たバス要求識別子Ｂに対応するバス占有累積クロック数
の欄の内容と、バス使用累積回数の欄の内容を、第３図
読出しデータレジスタのＢで示すタイ２ングで、読出し
データレジスタ１６に読出させる。

読出しデータレジスタ１６に読出されたシステムバス使
用累積回数の内容には、第３図増分回路の８１に示すタ
イミングで、制御回路１１の指示により動作する＋２／
＋１回路１７によって、２が加算されて書込みデータレ
ジスタ１３に送出され、第３図書込みデータレジスタの
Ｂｌに示すタイミングで書込データレジスタ１３に格納
される。

そして、同時に読出しデータレジスタ１６にも格納され
る。

制御回路１１は第３図メモリアクセスのＢＩＷに示す如
く、ｌクロックサイクルの間書込み命令をメモリ１５に
送出するため、書込みデータレジスタ１３に格納された
２の加算されたバス占有累積クロック数８１が、アドレ
ス選択回路１４が送出しているアドレスにより、メモリ
１５のバス占有累積クロッ、り数の領域に書込まれる。

同様にして、読出しデータレジスタ１６に読出された、
メモリ１５のバス使用累積回数の欄の内容に、制御回路
１１の指示により動作する＋１回路１８が１を加算した
値が、書込みデータレジスタ１３に書込まれ、アドレス
選択回路１４が送出しているアドレスにより、メモリ１
５のバス使用累積回数の領域に書込まれる。そして、同
時に読出しデータレジスタ１６にも格納される。

制御回路１１は、バス要求識別子Ｂがクロック周期２Ｔ
を越えて共通システムバス６に送出されているため、第
３図メモリアクセスの８２Ｗに示す如く、１クロツクサ
イクルの間書込み命令をメモリ１５に送出し、＋２／＋
１回路１７に指示して、第３図増分回路のＢ２に示すタ
イミングで、読出しデータレジスタ１６が記憶するバス
占有累積クロック数に１を加算させる。

この加算された値は第３図読出しデータレジスタの８２
に示すタイミングで、読出しデータレジスタ１６に格納
されると共に、第３図書込みデータレジスタの８２に示
すタイミングで、書込みデータレジスタ１３に書込まれ
、更にメモリ１５のアドレス選択回路１４が指示するア
ドレス領域のバス占有累積クロック数の領域に書込まれ
る。

続いて、制御回路１１は、バス要ゝ求識別子Ｂがクロッ
ク周期２Ｔを越えて共通システムバス６に送出されてい
るため、第３図メモリアクセスのＢ３Ｗに示す如く、１
クロツクサイクルの間、書込み命令をメモリ１５に送出
し、＋２／＋１回路１７に指示して、第３図増分回路の
Ｂ３に示すタイミングで、読出しデータレジスタ１６が
記憶するバス占有累積クロック数に１を加算させる。

この加算された値は第３図読出しデータレジスタのＢ３
に示すタイミングで、読出しデータレジスタ１６に格納
されると共に、第３図書込みデータレジスタの８３に示
すタイミングで、書込みデータレジスタ１３に書込まれ
、更にメモリ１５のアドレス選択回路１４が指示するア
ドレス領域のバス占有累積クロック数の領域に書込まれ
る。

制御回路１１は、バス要求識別子Ｂに続いて他のバス要
求識別子が送出されない場合、コマンドレジスタ１０に
測定停止指令が入力されたか調べ、入力されなければバ
ス要求識別子比較回路８の出力から、バス要求識別子の
変化があったか調べる動作を繰り返す。

制御回路１１はコマンドレジスタ１０に測定停止指令が
入力されると、コマンドレジスタ１０とバス要求識別子
レジスタ７をディセーブルとする。

従って、メモリ１５の内容の書替えは停止される。

Ｏ８は性能測定手段５からバス占有累積クロッり数とバ
ス占有累積回数を読出させる場合、例えばプロセッサ１
にタスクを割当て、このタスクによりプロセッサ１から
共通システムバス６に性能測定手段５のアドレスを送出
させる。

このアドレスはＩ１０アドレス比較回路９に入り、性能
測定手段５のアドレスと一致すると、制御回路１１に通
知される。従って、制御回路１１は呼び出されたことを
認識し、コマンドレジスタ１０をイネーブルとして、プ
ロセッサ１が送出するコマンドを受信する。そして、こ
のコマンドがデータ続出しを指示していると、制御回路
１１はアドレスレジスタ１２をイネーブルとする。

従って、プロセッサ１からアドレスレジスタ１２にバス
要求識別子を送出することにより、メモＩＪ１５から、
実行中フラグの欄に記録されている該当するバス要求識
別子の指定する領域のバス占有累積クロック数と、バス
要求識別子使用累積回数が、読出しデータレジスタ１６
を経て共通システムバス６に送出される。

第４図は第２図の動作を説明するフローチャートである
。

制御回路１１はステップのでメモリＩ５の内容をクリア
した後、ステップ■でＩ１０アドレス比較回路９の出力
を監視し、測定開始指令を受信したか調べる動作を繰り
返す。Ｉ１０アドレス比較回路９から呼出されたことを
通知され、コマンドレジスタ１０を経て測定開始を指示
されると、ステップ■でバス要求識別子比較回路８の出
力を監視し、バス要求識別子が変化したか調べる。

バス要求識別子が変化しない場合、ステップ■の処理に
移行４し、測定停止指令が受信されたか調べ、受信され
なければステップ■の処理に戻る。

ステップ■でバス要求識別子が変化した場合、ステップ
■で当該バス要求識別子は測定実行中か調べ、測定実行
中であれば、ステップ■で当該バス要求識別子のロギン
グデータの更新を行う。

ステップ■で当該バス要求識別子の測定が実行中で無け
れば、ステップ■の処理に移行し、測定停止指令を受信
すると、ステップ■でロギングデータの読出し指令受信
を監視し、ロギングデータ読出しを指示されると、ステ
ップ■で指定されたバス要求識別子に対応するバス占有
累積クロック数とバス使用累積回数を読出す。

〔発明の効果〕

以上説明した如く、本発明はハードウェア構成の性能測
定装置により、タスク毎のハードウェア資源の使用率を
得るロギングデータを測定するため、Ｏ３の負担を増大
させることなく、ハードウェア資源の使用率の正確な測
定結果を得ることが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の一実施例を示す回路のプロ・ンク図、 第３図は第２図の動作を説明するタイムチャート、第４
図は第２図の動作を説明するフローチャートである。 図において、 １．２はプロセッサ、　　３．４は入出力装置、５は性
能測定手段、　　６は共通システムバス７はバス要求識
別子レジスタ、 ８はバス要求識別子比較回路、 ９はＩ１０アドレス比較回路、 １０はコマンドレジスタ、１１は制御回路、１２はアド
レスレジスタ、 １３は書込みデータレジスタ、 １４はアドレス選択回路、１５はメモリ、１Ｇは読出し
データレジスタ、 １７は＋２／−１−１回路、　１８は＋１回路である。 本発明の一実施伺と示す回路ブロック図諮 図

Claims (1)

1. 【特許請求の範囲】 単数又は複数のプロセッサ（１）（２）と、単数又は複
   数の入出力装置（３）（４）と、該プロセッサ（１）（
   ２）及び入出力装置（３）（４）を接続する共通システ
   ムバス（６）とから構成され、複数のタスクの中からオ
   ペレーティングシステムが割当てたタスクの制御に基づ
   き、該共通システムバス（６）の使用権を確保して動作
   する情報処理装置において、 該オペレーティングシステムによって、前記プロセッサ
   （１）（２）と入出力装置（３）（４）に対し、各タス
   ク毎に夫々付与されるバス要求識別子と、 前記共通システムバス（６）に送出される該バス要求識
   別子を監視し、受信された各バス要求識別子毎に、該共
   通システムバス（６）を使用した時間と回数とを順次集
   計して記録する性能測定手段（５）とを設け、 前記共通システムバス（６）の使用権を得たプロセッサ
   又は入出力装置が送出する該バス要求識別子に基づき、
   各タスク毎に各プロセッサ又は各入出力装置が、該共通
   システムバス（６）を使用した累積使用時間と、累積使
   用回数とを記録させることを特徴とする情報処理装置の
   性能測定方式。