JPH03120932A - 受信データ処理方式 - Google Patents
受信データ処理方式Info
- Publication number
- JPH03120932A JPH03120932A JP1259152A JP25915289A JPH03120932A JP H03120932 A JPH03120932 A JP H03120932A JP 1259152 A JP1259152 A JP 1259152A JP 25915289 A JP25915289 A JP 25915289A JP H03120932 A JPH03120932 A JP H03120932A
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- 239000000872 buffer Substances 0.000 claims abstract description 20
- 238000003672 processing method Methods 0.000 claims description 12
- 230000005540 biological transmission Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000011990 functional testing Methods 0.000 description 5
- 238000003745 diagnosis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は受信データ処理方式に間し、特に各データリン
ク制御部間を接続する複数のプロセッサバスの選択を不
要とした受信データ処理方式に関する。
ク制御部間を接続する複数のプロセッサバスの選択を不
要とした受信データ処理方式に関する。
従来の受信データ処理方式は、第４図のブロック図に示
すように、データリンク１と接続する複数のデータリン
ク制御部１１と、プロセッサ８゜９と、複数のデータリ
ンク制御部１１とプロセッサ８．９との間を接続するプ
ロセッサバス６．７とを設けて実現される。さらに、デ
ータリンク制御部１１は、データリンク１とデータ信号
の授受を行う送受信部１２と、送受信部１２の送受信す
るデータ信号を蓄積するキュー１３と、ブロセッサ８．
９のいずれにアクセスするがをプロセッサ８，９からの
制御で予め定めであるバス選択回路１４とを含んでいる
。
すように、データリンク１と接続する複数のデータリン
ク制御部１１と、プロセッサ８゜９と、複数のデータリ
ンク制御部１１とプロセッサ８．９との間を接続するプ
ロセッサバス６．７とを設けて実現される。さらに、デ
ータリンク制御部１１は、データリンク１とデータ信号
の授受を行う送受信部１２と、送受信部１２の送受信す
るデータ信号を蓄積するキュー１３と、ブロセッサ８．
９のいずれにアクセスするがをプロセッサ８，９からの
制御で予め定めであるバス選択回路１４とを含んでいる
。
従来の受信データ処理方式での動作は、第５図の流れ図
に示すように、ステップ（以下Ｓと記す）３０でデータ
信号の受信を検出すると、Ｓ３１でアクセス可能なプロ
セッサを検出し、Ｓ３２あるいはＳ３３で検出したプロ
セッサが空きか否かを検出し、空きであればデータ信号
を送出し、Ｓ３４あるいはＳ３５でデータ信号送出中に
何等かの理由でプロセッサが切換わったことが無かった
かどうかを検出し、切換わっな場合にはＳ３１に飛び再
度同一の動作を行い、プロセッサが切換わっていなけれ
ばデータ信号の送出を終了するものであった。
に示すように、ステップ（以下Ｓと記す）３０でデータ
信号の受信を検出すると、Ｓ３１でアクセス可能なプロ
セッサを検出し、Ｓ３２あるいはＳ３３で検出したプロ
セッサが空きか否かを検出し、空きであればデータ信号
を送出し、Ｓ３４あるいはＳ３５でデータ信号送出中に
何等かの理由でプロセッサが切換わったことが無かった
かどうかを検出し、切換わっな場合にはＳ３１に飛び再
度同一の動作を行い、プロセッサが切換わっていなけれ
ばデータ信号の送出を終了するものであった。
上述した従来の受信データ処理方式は、データ信号を送
出の都度、アクセス可能なプロセッサを検出し、検出し
たプロセッサが空きか否かを検出しなければならないの
で、制御段数が多くなるという問題点がある。又、デー
タ信号送出後データ信号送出中にプロセッサが切換わっ
たことが無かったかどうかを検出しなければならなず、
切換わっな場合には再度送信処理をやり直さなければな
らないという問題点もある。さらに、各データリンク制
御部のバス選択回路は、指定されたプロセッサと接続す
るため一方のプロセッサバスに接続されているため、指
定されないプロセッサが他方のプロセッサバスの機能試
験を行おうとしても、対向する装置あるいは回路がない
ため、検査ができないという問題点がある。
出の都度、アクセス可能なプロセッサを検出し、検出し
たプロセッサが空きか否かを検出しなければならないの
で、制御段数が多くなるという問題点がある。又、デー
タ信号送出後データ信号送出中にプロセッサが切換わっ
たことが無かったかどうかを検出しなければならなず、
切換わっな場合には再度送信処理をやり直さなければな
らないという問題点もある。さらに、各データリンク制
御部のバス選択回路は、指定されたプロセッサと接続す
るため一方のプロセッサバスに接続されているため、指
定されないプロセッサが他方のプロセッサバスの機能試
験を行おうとしても、対向する装置あるいは回路がない
ため、検査ができないという問題点がある。
本発明の目的は、データリンク制御部と二つのプロセッ
サバスとの間にバッファレジスタを設けることにより、
データ信号を送出の都度、アクセス可能なプロセッサの
検出や、プロセッサが空きか否かを検出せず５、データ
送出中にプロセッサが切換わることを意識しなくてもよ
く、又、プロセッサが自己の接続するプロセッサバスの
機能試験を行う場合常に対向する装置あるいは回路があ
るので何時でもプロセッサバスおよび接続しているバッ
ファレジスタの正常性が確認できる受信データ処理方式
を提供することにある。
サバスとの間にバッファレジスタを設けることにより、
データ信号を送出の都度、アクセス可能なプロセッサの
検出や、プロセッサが空きか否かを検出せず５、データ
送出中にプロセッサが切換わることを意識しなくてもよ
く、又、プロセッサが自己の接続するプロセッサバスの
機能試験を行う場合常に対向する装置あるいは回路があ
るので何時でもプロセッサバスおよび接続しているバッ
ファレジスタの正常性が確認できる受信データ処理方式
を提供することにある。
本発明の受信データ処理方式は、複数のデータリンクを
制御するデータリンクシステムの受信データ処理方式に
おいて、各データリンクと対応に設けられた各データリ
ンク制御部には前記データリンクとデータ信号の授受を
行う送受信部と前記送受信部の送受信するデータ信号を
蓄積するキューと前記キューに入出力するデータ信号を
一時的に保持する第１および第２のバッファレジスタと
を設け、前記各データリンク制御部ごとの前記第１のバ
ッファレジスタの出力を第１のプロセッサバスを介して
接続する第１のプロセッサと前記第２のバッファレジス
タの出力を第２のプロセッサバスを介して接続する第２
のプロセッサとを設け、前記データリンク制御部は前記
データリンクから受信したデータ信号を一時的に保持す
る際は常に前記第１および第２のバッファレジスタに同
時に入力する構成である。
制御するデータリンクシステムの受信データ処理方式に
おいて、各データリンクと対応に設けられた各データリ
ンク制御部には前記データリンクとデータ信号の授受を
行う送受信部と前記送受信部の送受信するデータ信号を
蓄積するキューと前記キューに入出力するデータ信号を
一時的に保持する第１および第２のバッファレジスタと
を設け、前記各データリンク制御部ごとの前記第１のバ
ッファレジスタの出力を第１のプロセッサバスを介して
接続する第１のプロセッサと前記第２のバッファレジス
タの出力を第２のプロセッサバスを介して接続する第２
のプロセッサとを設け、前記データリンク制御部は前記
データリンクから受信したデータ信号を一時的に保持す
る際は常に前記第１および第２のバッファレジスタに同
時に入力する構成である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
データリンク１と接続する複数のデータリンク制御部２
は、プロセッサ８．９との間をプロセッサバス６．７を
介して接続する。各データリンク制御部２は、データリ
ンク１とデータ信号の授受を行う送受信部３と、送受信
部３の送受信するデータ信号を蓄積するキュー４と、プ
ロセッサバス６．７にそれぞれ接続する二つのバッファ
レジスタ５を備えている。
は、プロセッサ８．９との間をプロセッサバス６．７を
介して接続する。各データリンク制御部２は、データリ
ンク１とデータ信号の授受を行う送受信部３と、送受信
部３の送受信するデータ信号を蓄積するキュー４と、プ
ロセッサバス６．７にそれぞれ接続する二つのバッファ
レジスタ５を備えている。
データリンク１から受信したデータ信号は、送受信部３
でマイクロプログラムにより処理し、キュー４に積込み
、キュー４から二つのバッファレジスタ５に同一のデー
タ信号を書込む、プロセッサ８，９は、いずれか一方が
常に稼働状態で、他方が待機状態である。複数のデータ
リンク制御部２のそれぞれの、同一のデータ信号を書込
まれた二つのバッファレジスタ５の一方から、稼働状態
にあるプロセッサが順順に読みだす。
でマイクロプログラムにより処理し、キュー４に積込み
、キュー４から二つのバッファレジスタ５に同一のデー
タ信号を書込む、プロセッサ８，９は、いずれか一方が
常に稼働状態で、他方が待機状態である。複数のデータ
リンク制御部２のそれぞれの、同一のデータ信号を書込
まれた二つのバッファレジスタ５の一方から、稼働状態
にあるプロセッサが順順に読みだす。
次に動作について説明する。
第２図は本発明の一実施例の流れ図である。
Ｓ２０でデータ信号を送受信部がマイクロプログラムに
より処理し、キューに積込むと、Ｓ２１でデータ信号の
受信を検出し、Ｓ２２でバッファレジスタの空き塞がり
を確認し、バッファレジスタが空きであれば３２３と３
２４とでデータを書込む。以後、稼働状態のプロセッサ
の空きをみてＳ２５で送信を起動し、データ信号を送信
する。
より処理し、キューに積込むと、Ｓ２１でデータ信号の
受信を検出し、Ｓ２２でバッファレジスタの空き塞がり
を確認し、バッファレジスタが空きであれば３２３と３
２４とでデータを書込む。以後、稼働状態のプロセッサ
の空きをみてＳ２５で送信を起動し、データ信号を送信
する。
第３図はプロセッサバスの機能試験の動作を説明するた
めの説明図である。
めの説明図である。
プロセッサ８が稼働状態でプロセッサ９が待機状態であ
るとする。この状態でプロセッサ９が、プロセッサバス
７の機能とバッファレジスタの正常性とを確認するため
、任意のデータリンク制御部２のバッファレジスタ５と
の間で試験データの授受を行い、診断する。
るとする。この状態でプロセッサ９が、プロセッサバス
７の機能とバッファレジスタの正常性とを確認するため
、任意のデータリンク制御部２のバッファレジスタ５と
の間で試験データの授受を行い、診断する。
以上説明したように、本発明は、データリンク制御部と
二つのプロセッサバスとの間にバッファレジスタを設け
ることにより、データ信号を送出の都度、アクセス可能
なプロセッサの検出や、プロセッサが空きか否かを検出
しなくともよいという効果があり、データ送出中にプロ
セッサが切換わることを意識しなくてもよいという効果
がある。
二つのプロセッサバスとの間にバッファレジスタを設け
ることにより、データ信号を送出の都度、アクセス可能
なプロセッサの検出や、プロセッサが空きか否かを検出
しなくともよいという効果があり、データ送出中にプロ
セッサが切換わることを意識しなくてもよいという効果
がある。
又、プロセッサが自己の接続するプロセッサバスの機能
試験を行う場合、常に対向する装置あるいは回路がある
ので、何時でもプロセッサバスおよび接続しているバッ
ファレジスタの正常性が確認できる効果もある。
試験を行う場合、常に対向する装置あるいは回路がある
ので、何時でもプロセッサバスおよび接続しているバッ
ファレジスタの正常性が確認できる効果もある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の一実施例の流れ図、第３図はプロセッサバスの機能
試験の動作を説明するための説明図、第４図は従来の受
信データ処理方式のブロック図、第５図は従来の受信デ
ータ処理方式の流れ図である。 ■・・・・・・データリンク、２・・・・・・データリ
ンク制御部、３・・・・・・送受信部、４・・・・・・
キュー、５・・・・・・バッファレジスタ、６，７・・
・・・・プロセッサバス、８゜９・・・・・・プロセッ
サ。
明の一実施例の流れ図、第３図はプロセッサバスの機能
試験の動作を説明するための説明図、第４図は従来の受
信データ処理方式のブロック図、第５図は従来の受信デ
ータ処理方式の流れ図である。 ■・・・・・・データリンク、２・・・・・・データリ
ンク制御部、３・・・・・・送受信部、４・・・・・・
キュー、５・・・・・・バッファレジスタ、６，７・・
・・・・プロセッサバス、８゜９・・・・・・プロセッ
サ。
Claims (1)
- 複数のデータリンクを制御するデータリンクシステムの
受信データ処理方式において、各データリンクと対応に
設けられた各データリンク制御部には前記データリンク
とデータ信号の授受を行う送受信部と前記送受信部の送
受信するデータ信号を蓄積するキューと前記キューに入
出力するデータ信号を一時的に保持する第１および第２
のバッファレジスタとを設け、前記各データリンク制御
部ごとの前記第１のバッファレジスタの出力を第１のプ
ロセッサバスを介して接続する第１のプロセッサと前記
第２のバッファレジスタの出力を第２のプロセッサバス
を介して接続する第２のプロセッサとを設け、前記デー
タリンク制御部は前記データリンクから受信したデータ
信号を一時的に保持する際は常に前記第１および第２の
バッファレジスタに同時に入力することを特徴とする受
信データ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259152A JPH03120932A (ja) | 1989-10-03 | 1989-10-03 | 受信データ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259152A JPH03120932A (ja) | 1989-10-03 | 1989-10-03 | 受信データ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03120932A true JPH03120932A (ja) | 1991-05-23 |
Family
ID=17330061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259152A Pending JPH03120932A (ja) | 1989-10-03 | 1989-10-03 | 受信データ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03120932A (ja) |
-
1989
- 1989-10-03 JP JP1259152A patent/JPH03120932A/ja active Pending
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