JPH03105640A - メモリクリア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ メモリクリア制御方式に関し、 不連続な複数のクリア領域を高速でクリアすることを目
的とし、 複数の領域に分割され、各領域のアドレス範囲が定まっ
ているメモリのクリア領域をＳＶＰで指定し、この指定
領域をメモリ制御装置の動作でクリアする方式において
、ＳＶＰは、少なくともクリアが必要なすべての領域の
クリア要否フラグを゛・オンに設定し、メモリ制御装置
は、このフラグがノ オンかどうかを調べることにより各クリア領域を検出し
、次にメモリ制御装置に格納されている構成情報を参照
することにより各クリア領域の絶対アドレス範囲を求め
、この絶対アドレス部分に対して固定データの書き込み
を行なう構或を有する。

［産業上の利用分野］ 本発明は、メモリクリア制御方式、特に、複数の領域に
分割され、各領域のアドレス範囲が定まっているメモリ
のクリア制御方式に関する。

［従来の技術］ 従来のメモリクリア制御方式の手順は、第３図に示すよ
うになっていた。

すなわち、 ■　ＳＶＰにおいて、一のクリア領域の先頭実アドレス
Ｓ．最終実アドレスｍをそれぞれメモリ制御装置のアド
レスカウンタ．ＭＡＸアドレスに設定する。

ｄ　メモリ制御装置の内蔵テスタを起動する。

■′　内蔵テスタは、実アドレスＳに対応する絶対アド
レス部に固定データ（例えば、オールＯ）を書き込み、
当該絶対アドレス部をクリアする。

■　Ｓ雪ｓ＋１ とする。

■ｒｓ；ＳｍＪかどうかを判断し、ｒ　ＹＥＳＪの場合
は■に戻り、ｒ　ＮＯＪ　の場合は■に進む。

ｌ ■「クリアしようとする領域が残っているかどうか」を
判断し、ｒ　ＹＥＳＪの場合は■に戻り、「ＮＯ」　の
場合は終了する。

の手順で各クリア領域を順次クリアしていた。

［発明が解決しようとする課題］ 以上のように、従来のメモリクリア制御方式では、各ク
リア領域の先頭実アドレスと最終実アドレスとを設定す
ることが必要である。そして、この設定は、一のクリア
領域のクリアが終了するごとにＳＶＰで行なっている。

このように、一のクリア領域のクリアが終了するごとに
動作速度の遅いＳＶＰによる設定をしているので、すべ
てのクリア領域をクリアするには時間がかかるという問
題点があった。そこで、本発明では、ＳＶＰにおいて、
先ずクリアが必要なすべての領域のクリア要否フラグを
オンに設定し、次にこのフラグのオン状態に基づいてメ
モリ制御装置は各クリア領域を順次クリアする手段を提
供して、不連続な複数のクリア領域を高速でクリアする
ことを目的とする。

［課題を解決するための手段コ 第１図は本発明の原理説明図である。

第１図において、 １は、ＳＶＰ　（サービスプロセッサ）であり、所定の
クリアモードフラグ２とクリア要否フラグ３とをオンに
設定するものである。

２は、メモリ制御装置の内蔵テスタをクリアモードで動
作させるためのクリアモードフラグである。

３は、メモリ９の各領域（Ａ−Ｎ）のクリア要否を示す
フラグである。

４は、メモリ制御装置であり、内蔵テスタがクリア領域
の絶対アドレスのそれぞれに対して固定データを書き込
み、これをクリアするものである。

５は、横戊情報格納部であり、メモリ９の各領域（Ａ−
Ｎ）の絶対アドレス等からなる構戒情報を格納するもの
である。

６は、アドレスカウンタであり、内蔵テスタの起動によ
りＯから順次インクリメントしていくものである。

７は、比較・参照部であり、各クリア領域の絶対アドレ
ス範囲と一致するアドレスカウンタのカウンタ値を出力
信号とするものである。

８は、テスタ制御回路であり、比較・参照部７の出力を
受けてテスタに固定データを発生させ、これをメモリ９
に書き込んでクリアを行なうものである。

９は、メモリであり、複数の領域に分割され、各領域の
アドレス範囲が定まっているものである。

なお、最初の領域は、ＣＰＵごとに確保されているブリ
フィクス域であり、一般ユーザが参照・更新することが
できない領域である。そして、一般ユーザはブリフィク
ス域を意識することなく、領域ＡがＯ番地から始まるこ
とにした実アドレスにより各領域を指定している。そこ
で、メモリの特定領域をクリアするためには、実アドレ
スを（ブリフィクス域がＯ番地から始まる）絶対アドレ
スに変換する必要がある。

ここで、オペレータがＳＶＰ１でクリアモードフラグお
よび所定のクリア要否フラグをオンに設定すると、メモ
リ制御装Ｍ４が起動し、構成情報格納部５の構成情報を
参照することにより、設定された各クリア領域の絶対ア
ドレス範囲が得られる。そして、これとアドレスカウン
タ６との出力を比較して一致する絶対アドレスに対して
固定データを書き込むことにより当該絶対アドレス部の
クリアを行なっている。

［作用］ 以上のように、ＳＶＰでは、先ずメモリ中のクリアが必
要なすべての領域にクリア要否フラグをオンに設定し、
クリアモードフラグでメモリ制御装置を起動している。

そして、その後の各クリア領域のクリア動作は専らメモ
リ制御装置側で行ない、ＳＶＰにおける新たな設定は必
要としていない。

【実施例］ 以下、第２図を参照して本発明の実施例を説明する． 第２図は、ＳＶＰにおいてクリア要否フラグをオンに設
定した各クリア領域を順次クリアする手順を示すフロー
である。

すなわち、 ■　クリアモードフラグがオンに設定されているかどう
かを判断し、ｒ　ＹＥＳＪの場合はステップ■に進み、
ｒ　ＮＯＪ　の場合は当該判断をくり返す。

■　アドレスカウンタを０クリアして次のステップに進
む（出力Ｃ＝Ｏ）。

ｉ＝１ として次のステップに進む。

ＳＶＰのクリア要否フラグのｉ番目のデータを読み取り
次のステップに進む。

■　読み取ったデータが「１」かどうかを判断し、ｒ　
ＹＥＳＪの場合はステップ■に進み、ｒ　ＮＯＩ　の場
合はステップＯ進む。なお、ＳＶＰでは、クリア要否フ
ラグをオンにする信号として「１」を用いているものと
する。

■　構成情報格納部に格納されている構成情報を参照し
、ｉ番目のメモリ領域の先頭絶対アドレスＳと最終絶対
アドレスｍを得て次のステップに進む。

■　アドレスカウンタをスタートさせて次のステップに
進む。

■「Ｃ≧Ｓ」かどうかを判断し、ｒＹＥｓＪの場合はス
テップ■に進み、「ＮＯ』　の場合はステップ［相］に
進む。

■ ■ ■　メモリの絶対アドレスＣの部分に固定データを書き
込み、当該部分をクリアしてステップ０に進む。

＠ｃ＝ｃ＋１ としてステップ■に戻る。

■　ｃ−ｃ＋１ として次ぎのステップに進む。

■「Ｃ≧ｍ」かどうかを判断し、ｒ　ＹＥＳＪの場合は
ステップＯに進み、「ＮＯ』　の場合はステップ■に戻
る。

Ｏ　巨ｉ＋１ として次ぎのステップに進む。

［相］　すべてのクリア要否フラグを調べたかどうかを
判断し、ｒ　ＹＥＳＪの場合は終了し、「ＮＯ』　の場
合はステップ■に戻る。

の手順で、ＳＶＰにおいてクリア要否フラグをオンに設
定した各領域を順次クリアしている。

［発明の効果］ 本発明は、先ずＳＶＰにおいてクリアが必要なすべての
領域のクリア要否フラグをオンに設定し、その後各クリ
ア領域のクリアを順次行なうようにし、動作速度の遅い
ＳＶＰにおける設定操作を１回で済ませる横践としてい
るため、不連続な複数のメモリ領域を高速にクリアする
ことができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明における
各クリア領域を順次クリアする手順を示すフロー、第３
図は従来の各クリア領域をクリアする手順を示すフロー
である。 第１図中、 １・・・ＳＶＰ　（サービスプロセッサ）２・・・クリ
アモードフラグ ３・・・クリア要否フラグ ４・・・メモリ制御装置 ５・・・構成情報格納部 ６・・・アドレスカウンタ ７・・・比較・参照部 ８・・・テスタ制御回路 ９・・・メモリ 本発明の原理１兇明凪

Claims (1)

1. 【特許請求の範囲】 複数の領域に分割され、各領域のアドレス範囲が定まっ
   ているメモリのクリア領域をＳＶＰで指定し、この指定
   領域をメモリ制御装置の動作でクリアする方式において
   、 ＳＶＰは、少なくともクリアが必要なすべての領域のク
   リア要否フラグを一の状態に設定し、メモリ制御装置は
   、このフラグが前記一の状態かどうかを調べることによ
   り各クリア領域を検出し、次にメモリ制御装置に格納さ
   れている構成情報を参照することにより各クリア領域の
   絶対アドレス範囲を求め、この絶対アドレス部分に対し
   て固定データの書き込みを行なうことを特徴とするメモ
   リクリア制御方式。