JPH03100696A - マトリクス方式フラットディスプレイ装置 - Google Patents
マトリクス方式フラットディスプレイ装置Info
- Publication number
- JPH03100696A JPH03100696A JP23892289A JP23892289A JPH03100696A JP H03100696 A JPH03100696 A JP H03100696A JP 23892289 A JP23892289 A JP 23892289A JP 23892289 A JP23892289 A JP 23892289A JP H03100696 A JPH03100696 A JP H03100696A
- Authority
- JP
- Japan
- Prior art keywords
- information
- display
- vector information
- display device
- frame memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はマトリクス方式フラットディスプレイ装置に
関する。
関する。
第2図は従来のこの種のマトリクス方式フラットディス
プレイ装置のブロック構成図である。図において、1は
ホストコンピュータCPU、2はデイスプレィ装置、3
はR−G−Hのビデオ信号、4は同期信号(水平同期信
号H1垂直同期信号V)およびクロック信号、5は表示
コントローラ、6.6°はX軸ドライバ、7.7° は
Y軸ドライバ、8はマトリクス表示器である。
プレイ装置のブロック構成図である。図において、1は
ホストコンピュータCPU、2はデイスプレィ装置、3
はR−G−Hのビデオ信号、4は同期信号(水平同期信
号H1垂直同期信号V)およびクロック信号、5は表示
コントローラ、6.6°はX軸ドライバ、7.7° は
Y軸ドライバ、8はマトリクス表示器である。
この構成においては、ホストコンピュータ1のビデオグ
ラフィックボードから、R−G−Bのビデオ信号3と同
期信号・クロック信号4が表示装置2の表示コントロー
ラ5へ入力される0表示コントローラ5では、画像の解
像度を認識し、表示器側の所定の解像度に合った上記ク
ロックで、画像データを1ラインつブランチしつつドラ
イバ6.6’ 、?、7′へ出力し、マトリクス表示器
8に1フイ一ルド分の画像データを表示させる。
ラフィックボードから、R−G−Bのビデオ信号3と同
期信号・クロック信号4が表示装置2の表示コントロー
ラ5へ入力される0表示コントローラ5では、画像の解
像度を認識し、表示器側の所定の解像度に合った上記ク
ロックで、画像データを1ラインつブランチしつつドラ
イバ6.6’ 、?、7′へ出力し、マトリクス表示器
8に1フイ一ルド分の画像データを表示させる。
この従来のものでは、表示解像度が単一であるため、ホ
ストコンピュータ1側では、解像度を変化させたアプリ
ケーションを実行することができないという問題があっ
た。
ストコンピュータ1側では、解像度を変化させたアプリ
ケーションを実行することができないという問題があっ
た。
この発明は上記問題を解消するためになされたもので、
表示器の表示解像度を考慮することなくホスト側からイ
ンターフェースすることができるマトリクス方式デイス
プレィ装置を提供することを目的とする。
表示器の表示解像度を考慮することなくホスト側からイ
ンターフェースすることができるマトリクス方式デイス
プレィ装置を提供することを目的とする。
この発明は上記目的を達成するため、画像情報をベクト
ル情報として受信し、受信したベクトル情報に基づきイ
ンタプリタ内蔵ROMをアクセスしてシグナルプロセッ
サを駆動し、上記ベクトル情報をドツト情報へ翻訳させ
てフレームメモリに格納するマイクロコンピュータを有
する構成としたものである。
ル情報として受信し、受信したベクトル情報に基づきイ
ンタプリタ内蔵ROMをアクセスしてシグナルプロセッ
サを駆動し、上記ベクトル情報をドツト情報へ翻訳させ
てフレームメモリに格納するマイクロコンピュータを有
する構成としたものである。
この発明では、画像情報をビデオ信号ではなく、ベクト
ル情報として受け、これを解釈・翻訳してドツト情報を
生成し、各ドツトの輝度値をフレームメモリに格納する
。この輝度値は表示コントローラによって読み出される
。
ル情報として受け、これを解釈・翻訳してドツト情報を
生成し、各ドツトの輝度値をフレームメモリに格納する
。この輝度値は表示コントローラによって読み出される
。
以下、この発明の1実施例を図面を参照して説明する。
第1図において、1”はホストコンピュータ1のホスト
アプリケーション部であって、カラー画像情報を8ビツ
トのベクトル情報として送出する13はパラレルディジ
タル信号、14はパラレルインターフェース部、15は
マイクロコンピュータCPU、16はインタプリタを高
速化するためのシグナルプロセッサ、17はホストコン
ピュータ1から送出されてくるベクトル情報を解読する
ためのインタプリタを内蔵したインタプリタ内蔵ROM
、18はフレームメモリ、19は表示コントローラであ
る。他の構成は第2図のものと同じであるから、同一構
成要素には同じ符号を付しである。
アプリケーション部であって、カラー画像情報を8ビツ
トのベクトル情報として送出する13はパラレルディジ
タル信号、14はパラレルインターフェース部、15は
マイクロコンピュータCPU、16はインタプリタを高
速化するためのシグナルプロセッサ、17はホストコン
ピュータ1から送出されてくるベクトル情報を解読する
ためのインタプリタを内蔵したインタプリタ内蔵ROM
、18はフレームメモリ、19は表示コントローラであ
る。他の構成は第2図のものと同じであるから、同一構
成要素には同じ符号を付しである。
ホストコンピュータ1のアプリケーション部1゛で生成
された画像のベクトル情報は8ビットパラレル信号とし
て表示装置2に送出され、インターフェース部14を通
してCPU5に入力される。
された画像のベクトル情報は8ビットパラレル信号とし
て表示装置2に送出され、インターフェース部14を通
してCPU5に入力される。
CPU5はこのベクトル情報(データ量は少ない)を元
に、ROM17内の該当するインタプリタをアクセスし
、シグナルプロセッサ16がベクトル情報からドツト情
報へ展開する演算を実行し、1画面分のドツト情報(R
,G、Bの輝度値)がフレームモリ18に格納される。
に、ROM17内の該当するインタプリタをアクセスし
、シグナルプロセッサ16がベクトル情報からドツト情
報へ展開する演算を実行し、1画面分のドツト情報(R
,G、Bの輝度値)がフレームモリ18に格納される。
表示コントローラ19このフレームメモリ18内の各ド
ツト情報をスキャン方向に順次読み出し、1ラインつづ
ドライバ6.6′、7.7゛へ出力し、マトリクス表示
器8に1画面分の画像データを表示させる。
ツト情報をスキャン方向に順次読み出し、1ラインつづ
ドライバ6.6′、7.7゛へ出力し、マトリクス表示
器8に1画面分の画像データを表示させる。
このように、本実施例では、少ないデータ量で済むベク
トル情報を、インタプリタ、シグナルプロセッ間で、解
釈・翻訳して、高速にドツト情報へ展開し、フレームメ
モリに格納するので、ホスト側のアプリケーションが表
示器側の表示解像度による制約から解放される。
トル情報を、インタプリタ、シグナルプロセッ間で、解
釈・翻訳して、高速にドツト情報へ展開し、フレームメ
モリに格納するので、ホスト側のアプリケーションが表
示器側の表示解像度による制約から解放される。
なお、上記実施例では、ホストコンピュータlら表示装
置2への伝送はパラレル信号によっているが、シリアル
信号であってもよい。
置2への伝送はパラレル信号によっているが、シリアル
信号であってもよい。
この発明は以上説明した通り、ホスト側からベクトル情
報でインターフェースすることができるので、ホスト側
は表示器の解像度を考慮することなくアプリケーション
を構築することができる。
報でインターフェースすることができるので、ホスト側
は表示器の解像度を考慮することなくアプリケーション
を構築することができる。
第1図はこの発明の実施例を示すブロック構成図、第2
図は従来のマトリクス方式ラットデイスプレィ装置のブ
ロック構成図である。 図において、1− ホストコンピュータ 1 +アプ
リケーション部、2−デイスプレィ装置、6.6 ’−
X軸ドライバ、7.7゛−・Y軸ドライバ、8−・−マ
トリクス表示器、14−インターフェース部、15・−
CPU、16−・−シグナルプロセッサ、17−インタ
プリタ内蔵ROM、18−フレームメモリ、19−表示
コントローラ。 なお、図中、同一符号は同一または相当部分を示す。 16−−−シグナルアOセッサ 17−−−インタプリタ内鳳ROM 18−一−フレームメモリ 19−−一表示コントローラ
図は従来のマトリクス方式ラットデイスプレィ装置のブ
ロック構成図である。 図において、1− ホストコンピュータ 1 +アプ
リケーション部、2−デイスプレィ装置、6.6 ’−
X軸ドライバ、7.7゛−・Y軸ドライバ、8−・−マ
トリクス表示器、14−インターフェース部、15・−
CPU、16−・−シグナルプロセッサ、17−インタ
プリタ内蔵ROM、18−フレームメモリ、19−表示
コントローラ。 なお、図中、同一符号は同一または相当部分を示す。 16−−−シグナルアOセッサ 17−−−インタプリタ内鳳ROM 18−一−フレームメモリ 19−−一表示コントローラ
Claims (1)
- 表示コントローラの出力によりによりX軸ドライバ、Y
軸ドライバを駆動してマトリクス表示器の画面上に1フ
レーム分の画像データを表示させるマトリクス方式フラ
ットディスプレイ装置において、画像情報をベクトル情
報として受信し、受信したベクトル情報に基づきインタ
プリタ内蔵ROMをアクセスしてシグナルプロセッサを
駆動し、上記ベクトル情報をドット情報へ翻訳させてフ
レームメモリに格納するマイクロコンピュータを有し、
上記表示コントローラは上記フレームメモリから1ライ
ンつづ画像データを読み出すことを特徴とするマトリク
ス方式フラットディスプレイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23892289A JPH03100696A (ja) | 1989-09-14 | 1989-09-14 | マトリクス方式フラットディスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23892289A JPH03100696A (ja) | 1989-09-14 | 1989-09-14 | マトリクス方式フラットディスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03100696A true JPH03100696A (ja) | 1991-04-25 |
Family
ID=17037268
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23892289A Pending JPH03100696A (ja) | 1989-09-14 | 1989-09-14 | マトリクス方式フラットディスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03100696A (ja) |
-
1989
- 1989-09-14 JP JP23892289A patent/JPH03100696A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6340959B1 (en) | Display control circuit | |
EP0658858B1 (en) | Graphics computer | |
EP1189198A1 (en) | A method and system for operating a unified memory and graphics controller combination | |
JPH03100696A (ja) | マトリクス方式フラットディスプレイ装置 | |
JP2001134243A (ja) | Lcdパネル表示装置 | |
KR100382956B1 (ko) | 화상처리장치 및 화상표시장치 | |
JP3862976B2 (ja) | 表示機構 | |
JP3812361B2 (ja) | 画像表示装置 | |
JP3533197B2 (ja) | 画像処理装置 | |
JPH0720833A (ja) | グラフィックスコンピュータ | |
JP3694622B2 (ja) | 画像表示データの生成方法 | |
JPS6362750B2 (ja) | ||
JPH03100695A (ja) | マトリクス方式フラットディスプレイ装置 | |
JP2506959B2 (ja) | 表示デ―タ処理装置 | |
JPH02114295A (ja) | グラフィックディスプレイ装置 | |
JPH01266591A (ja) | 画像表示装置 | |
JPS63175888A (ja) | 表示装置 | |
JPH0219891A (ja) | 表示制御回路 | |
JPH11184450A (ja) | 画像処理装置 | |
JPH07181955A (ja) | 複合画像表示装置 | |
JP2000267642A (ja) | 画像表示装置 | |
JP2001505674A (ja) | Vgaと整合性を有するビデオ表示アダプタを用いて効率的なメモリ読み出し動作を行なうための方法及び装置 | |
KR910010286A (ko) | 비디오 디스플레이 어뎁터 | |
JPH07152351A (ja) | 液晶表示回路 | |
JPS60164796A (ja) | 画像表示装置 |