JPH0277120A - 薄膜形成方法 - Google Patents
薄膜形成方法Info
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Landscapes
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- Drying Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造プロセスで使用する薄膜形
成方法に関する。
成方法に関する。
近年、半導体デバイスの集積度が高くなることに伴い、
デバイス製造用の基板上におけるパターンの微細化、高
精度化が要求されてきている。
デバイス製造用の基板上におけるパターンの微細化、高
精度化が要求されてきている。
これら要求を満足させるために、従来より種々色々な薄
膜形成方法によって基板上にパターンが形成されている
。
膜形成方法によって基板上にパターンが形成されている
。
次に、従来の薄膜形成方法につき、第２図（ａ）〜（Ｃ
）を用いて説明する。
）を用いて説明する。
先ず、同図（ａ）に示すように基板ｌ上にポリシリコン
膜２．タングステンシリサイド膜３．フォトレジスト膜
４を順次形成する。次いで、同図（ｂ）に示すように所
定のレジストパターン５を形成する。
膜２．タングステンシリサイド膜３．フォトレジスト膜
４を順次形成する。次いで、同図（ｂ）に示すように所
定のレジストパターン５を形成する。
しかる後、同図（Ｃ）に示すようにガスプラズマエツチ
ングによって金属パターン６を形成する。
ングによって金属パターン６を形成する。
このようにして、基板１上に金属薄膜を形成することが
できる。
できる。
なお、上記した薄膜形成方法においては、エツチング時
にＳＦ６． ＣｔＣＩＦｓの混合ガスを使用し、出力１
５０Ｗ、圧力０．１Ｔｏｏｒをエツチング条件とする。
にＳＦ６． ＣｔＣＩＦｓの混合ガスを使用し、出力１
５０Ｗ、圧力０．１Ｔｏｏｒをエツチング条件とする。
ところで、この種の薄膜形成方法においては、金属パタ
ーン６の形成時にレジストパターン５をマスクとして工
・ノチング処理を施すものであるため、エツチング時に
同図（Ｃ）に示すように金属パターン６の一部にサイド
エッチが発生し易くなり、パターンの微細化、高精度化
に対応させることができず、半導体デバイスの集積度を
高めることができないという問題があった。
ーン６の形成時にレジストパターン５をマスクとして工
・ノチング処理を施すものであるため、エツチング時に
同図（Ｃ）に示すように金属パターン６の一部にサイド
エッチが発生し易くなり、パターンの微細化、高精度化
に対応させることができず、半導体デバイスの集積度を
高めることができないという問題があった。
因に、エツチング時に金属パターン６のサイドエツジに
よって生じる寸法差（以下、ＣＤロスと称する）は、約
０．４μ清となり、１μｍのラインアンドスペースでは
０．６μｒｅ、１．４μｍとなる。
よって生じる寸法差（以下、ＣＤロスと称する）は、約
０．４μ清となり、１μｍのラインアンドスペースでは
０．６μｒｅ、１．４μｍとなる。
そこで、エツチング条件を変更することにより金属パタ
ーン６のサイドエッチ発生を防止することが考えられる
が、この場合すなわちエツチング条件のみを単に変更し
ただけでは、パターンにばらつきや異物が発生して所望
のエツチング効果を得ることができず、半導体デバイス
としての品質が低下するという不都合があった。
ーン６のサイドエッチ発生を防止することが考えられる
が、この場合すなわちエツチング条件のみを単に変更し
ただけでは、パターンにばらつきや異物が発生して所望
のエツチング効果を得ることができず、半導体デバイス
としての品質が低下するという不都合があった。
本発明はこのような事情に鑑みてなされたもので、半導
体デバイスの集積度を高めることができると共に、半導
体デバイスとしての品質を高めることができる薄膜形成
方法を提供するものである。
体デバイスの集積度を高めることができると共に、半導
体デバイスとしての品質を高めることができる薄膜形成
方法を提供するものである。
本発明に係る薄膜形成方法は、￥め半導体基板上に高融
点金属層を介して形成されたレジスト層に所定のパター
ンを形成する工程と、このパターンの金属層露呈面を酸
化濃度が高い雰囲気に晒すことにより高融点金属層に耐
エツチング層を形成する工程と、この耐エツチング層の
形成領域を除く高融点金属層およびこの高融点金属層上
のレジスト層を反転エツチングによって除去する工程を
備えたものである。
点金属層を介して形成されたレジスト層に所定のパター
ンを形成する工程と、このパターンの金属層露呈面を酸
化濃度が高い雰囲気に晒すことにより高融点金属層に耐
エツチング層を形成する工程と、この耐エツチング層の
形成領域を除く高融点金属層およびこの高融点金属層上
のレジスト層を反転エツチングによって除去する工程を
備えたものである。
本発明においては、レジストパターンの形成時にエツチ
ングに対して安定性をもつ耐エツチング層を高融点金属
層に形成することができる。
ングに対して安定性をもつ耐エツチング層を高融点金属
層に形成することができる。
以下、本発明を図に示す実施例によって詳細に説明する
。
。
第１図（ａｌ〜（ｅｌは本発明に係る薄膜形成方法を説
明するための断面図である。
明するための断面図である。
先ず、同図（ａｌに示すように予め基板１１上にポリシ
リコン膜１２．タングステンシリサイド（ＷＳｉｚ）膜
１３を形成してなる高融点金属層上にレジスト層１４を
形成する。次いで、同図（ｂｌに示すように所定のレジ
ストパターンＩ５を形成する。しかる後、同図（Ｃ１〜
ｔｅｌに示すようにガスプラズマエツチングによって金
属パターン１６を形成する。この場合、、レジストパタ
ーン１５の形成処理は金属パターン１６の表面が１６ａ
が外部に露呈するように施し、この表面（金属層露呈面
）１６ａを酸素濃度が高い雰囲気に晒すことにより耐エ
ツチング層Ａを形成する。
リコン膜１２．タングステンシリサイド（ＷＳｉｚ）膜
１３を形成してなる高融点金属層上にレジスト層１４を
形成する。次いで、同図（ｂｌに示すように所定のレジ
ストパターンＩ５を形成する。しかる後、同図（Ｃ１〜
ｔｅｌに示すようにガスプラズマエツチングによって金
属パターン１６を形成する。この場合、、レジストパタ
ーン１５の形成処理は金属パターン１６の表面が１６ａ
が外部に露呈するように施し、この表面（金属層露呈面
）１６ａを酸素濃度が高い雰囲気に晒すことにより耐エ
ツチング層Ａを形成する。
そして、この耐エツチング層Ａの形成領域を除（ポリシ
リコン膜１２．タングステンシリサイド膜１３およびこ
のタングステンシリサイド膜１３上のレジスト層１４を
除去する。これにより、半導体基板１１上に高融点金属
の一部からなる耐エツチング層Ａが選択的に形成される
。
リコン膜１２．タングステンシリサイド膜１３およびこ
のタングステンシリサイド膜１３上のレジスト層１４を
除去する。これにより、半導体基板１１上に高融点金属
の一部からなる耐エツチング層Ａが選択的に形成される
。
このようにして、基板１１上に金属薄膜を形成すること
ができる。
ができる。
したがって、本発明においては、レジストパターン１５
の形成時にエツチングに対して安定性をもつ耐エツチン
グ層Ａを高融点金属層に形成することができるから、こ
の耐エツチング層Ａをマスクとしてエツチング処理を施
すことができ、エツチング時に金属パターン１６のサイ
ドエッチ発生を防止することができる。
の形成時にエツチングに対して安定性をもつ耐エツチン
グ層Ａを高融点金属層に形成することができるから、こ
の耐エツチング層Ａをマスクとしてエツチング処理を施
すことができ、エツチング時に金属パターン１６のサイ
ドエッチ発生を防止することができる。
因に、本実施例におけるエツチング条件は、混合ガスと
して四塩化炭素（ＣＣ１４）と酸素（０□）を使用し、
圧力０．２Ｔｏｏｒ、出力２５０−とする。
して四塩化炭素（ＣＣ１４）と酸素（０□）を使用し、
圧力０．２Ｔｏｏｒ、出力２５０−とする。
このような条件下でエツチング処理を施すと、レジスト
パターン１５が０□プラズマによって反応し分解される
。このとき、還元性ガス（ＣＯ）等の発生によってこれ
がレジストパターン１５下方のタングステンと反応して
揮発性物質（ＷＯＣｌ４）を発生ずる。また、シリサイ
ド物質はＣＣｌ４と反応する。この結果、ＣＤロスは約
０．１ μ−であり、ラインアンドスペースについても
１μｍに近い精度で良好な形状をもつパターンを得るこ
とができた。
パターン１５が０□プラズマによって反応し分解される
。このとき、還元性ガス（ＣＯ）等の発生によってこれ
がレジストパターン１５下方のタングステンと反応して
揮発性物質（ＷＯＣｌ４）を発生ずる。また、シリサイ
ド物質はＣＣｌ４と反応する。この結果、ＣＤロスは約
０．１ μ−であり、ラインアンドスペースについても
１μｍに近い精度で良好な形状をもつパターンを得るこ
とができた。
なお、本実施例においては、高融点金属シリサイド膜と
してタングステンシリサイド（ＷＳｉｚ）１３である場
合を示したが、本発明はこれに限定されるものではなく
、例えばモリブデンシリサイド（Ｍ。
してタングステンシリサイド（ＷＳｉｚ）１３である場
合を示したが、本発明はこれに限定されるものではなく
、例えばモリブデンシリサイド（Ｍ。
Ｓｉ）等の高融点金属シリサイドであってもよく、その
種類は適宜変更することが自由である。すなわち、金属
パターン１６の形成時にエツチングに対して安定性をも
つものになればよく、自然酸化膜（ＷＯ３）であれば−
層効果的である。
種類は適宜変更することが自由である。すなわち、金属
パターン１６の形成時にエツチングに対して安定性をも
つものになればよく、自然酸化膜（ＷＯ３）であれば−
層効果的である。
また、本実施例においては、金属パターン１６を形成す
る以前に表面１６ａを高酸素濃度雰囲気に晒す例を示し
たが、本発明はこの他例えば熱酸化処理等によって金属
パターン１６に表面処理を施しても実施例と同様の効果
を奏する。すなわち要するに、本発明は金属パターン１
６を形成する以前に表面１６ａを酸化濃度が高い雰囲気
に晒すものであればよいのである。
る以前に表面１６ａを高酸素濃度雰囲気に晒す例を示し
たが、本発明はこの他例えば熱酸化処理等によって金属
パターン１６に表面処理を施しても実施例と同様の効果
を奏する。すなわち要するに、本発明は金属パターン１
６を形成する以前に表面１６ａを酸化濃度が高い雰囲気
に晒すものであればよいのである。
以上説明したように本発明によれば、予め半導。
体基板上に高融点金属層を介して形成されたレジスト層
に所定のパターンを形成する工程と、このパターンの金
属層露呈面を高酸化濃度雰囲気に晒すことにより高融点
金属層に耐エツチング層を形成する工程と、この耐エツ
チング層の形成領域を除く高融点金属層およびこの高融
点金属層上のレジスト層を反転エツチングによって除去
するので、レジストパターンの形成時にエツチングに対
して安定性をもつ高融点金属層を形成することができ、
この高融点金属層をマスクとしてエツチング処理を施す
ことができる。したがって、エツチング時に金属パター
ンのサイドエッチ発生を防止することができるから、パ
ターンの微細化および高精度化に対応させることができ
、半導体デバイスの集積度を高めることができる。また
、金属パターンのサイドエッチ発生を防止するにエツチ
ング条件を変更する必要がないから、従来のようにパタ
ーンにばらつきや異物が発生することが無くなり、半導
体デバイスとしての品質を高めることもできる。
に所定のパターンを形成する工程と、このパターンの金
属層露呈面を高酸化濃度雰囲気に晒すことにより高融点
金属層に耐エツチング層を形成する工程と、この耐エツ
チング層の形成領域を除く高融点金属層およびこの高融
点金属層上のレジスト層を反転エツチングによって除去
するので、レジストパターンの形成時にエツチングに対
して安定性をもつ高融点金属層を形成することができ、
この高融点金属層をマスクとしてエツチング処理を施す
ことができる。したがって、エツチング時に金属パター
ンのサイドエッチ発生を防止することができるから、パ
ターンの微細化および高精度化に対応させることができ
、半導体デバイスの集積度を高めることができる。また
、金属パターンのサイドエッチ発生を防止するにエツチ
ング条件を変更する必要がないから、従来のようにパタ
ーンにばらつきや異物が発生することが無くなり、半導
体デバイスとしての品質を高めることもできる。
第１図（ａ）〜（ｅ）は本発明に係る薄膜形成方法を説
明するための断面図、第２図（ａ）〜（Ｃ１は従来の薄
膜形成方法を説明するための断面図である。 １１・・・・基板、１２・・・・ポリシリコン膜、１３
・・・・タングステンシリサイド膜、１４・・・・レジ
スト層、１５・・・・レジストパターン、１６・・・・
金属パターン、１６ａ ・・・・表面、Ａ・・・・耐
エツチング層。 代 理 人 大 岩 増 雄第１図
第２図
明するための断面図、第２図（ａ）〜（Ｃ１は従来の薄
膜形成方法を説明するための断面図である。 １１・・・・基板、１２・・・・ポリシリコン膜、１３
・・・・タングステンシリサイド膜、１４・・・・レジ
スト層、１５・・・・レジストパターン、１６・・・・
金属パターン、１６ａ ・・・・表面、Ａ・・・・耐
エツチング層。 代 理 人 大 岩 増 雄第１図
第２図
Claims (1)
- 予め半導体基板上に高融点金属層を介して形成されたレ
ジスト層に所定のパターンを形成する工程と、このパタ
ーンの金属層露呈面を酸化濃度が高い雰囲気に晒すこと
により前記高融点金属層に耐エッチング層を形成する工
程と、この耐エッチング層の形成領域を除く前記高融点
金属層およびこの高融点金属層上の前記レジスト層を反
転エッチングによって除去する工程とを備えたことを特
徴とする薄膜形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310323A JP2798944B2 (ja) | 1988-06-09 | 1988-12-07 | 薄膜形成方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14225188 | 1988-06-09 | ||
| JP63-142251 | 1988-06-09 | ||
| JP63310323A JP2798944B2 (ja) | 1988-06-09 | 1988-12-07 | 薄膜形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277120A true JPH0277120A (ja) | 1990-03-16 |
| JP2798944B2 JP2798944B2 (ja) | 1998-09-17 |
Family
ID=26474318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310323A Expired - Fee Related JP2798944B2 (ja) | 1988-06-09 | 1988-12-07 | 薄膜形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798944B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19707886A1 (de) * | 1997-02-27 | 1998-09-10 | Micronas Semiconductor Holding | Verfahren zum Erzeugen von Kontaktlöchern in einer Halbleiteranordnung |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120782A (en) * | 1976-04-05 | 1977-10-11 | Nec Corp | Manufacture of semiconductor device |
| JPS60189225A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60211849A (ja) * | 1984-04-05 | 1985-10-24 | Fuji Electric Corp Res & Dev Ltd | 導電膜パタ−ンの形成方法 |
-
1988
- 1988-12-07 JP JP63310323A patent/JP2798944B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52120782A (en) * | 1976-04-05 | 1977-10-11 | Nec Corp | Manufacture of semiconductor device |
| JPS60189225A (ja) * | 1984-03-08 | 1985-09-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS60211849A (ja) * | 1984-04-05 | 1985-10-24 | Fuji Electric Corp Res & Dev Ltd | 導電膜パタ−ンの形成方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19707886A1 (de) * | 1997-02-27 | 1998-09-10 | Micronas Semiconductor Holding | Verfahren zum Erzeugen von Kontaktlöchern in einer Halbleiteranordnung |
| DE19707886C2 (de) * | 1997-02-27 | 2003-12-18 | Micronas Semiconductor Holding | Verfahren zum Erzeugen von Kontaktlöchern in einer Halbleiteranordnung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798944B2 (ja) | 1998-09-17 |
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Legal Events
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|---|---|---|---|
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