JPH0267661A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0267661A JPH0267661A JP63220133A JP22013388A JPH0267661A JP H0267661 A JPH0267661 A JP H0267661A JP 63220133 A JP63220133 A JP 63220133A JP 22013388 A JP22013388 A JP 22013388A JP H0267661 A JPH0267661 A JP H0267661A
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- Japan
- Prior art keywords
- buffer
- data
- data buffer
- storage device
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- Pending
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- 239000000872 buffer Substances 0.000 claims abstract description 95
- 238000006467 substitution reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホストプロセッサと記憶装置とのデータ転送速
度の差を吸収するために複数個のセグメントからなるデ
ータバッファを有するデータ転送装置に関する。
度の差を吸収するために複数個のセグメントからなるデ
ータバッファを有するデータ転送装置に関する。
従来、この種のデータ転送装置は、ホストプロセッサか
ら指定されたセグメントを使用して記憶装置に対するデ
ータの書込みおよび読取りを行ない、データバッファで
のエラーを検出すると、ホストプロセッサへエラー報告
を行うことにより、ホストプロセッサにセグメントの再
割付は等の処理を行なってもらっている。
ら指定されたセグメントを使用して記憶装置に対するデ
ータの書込みおよび読取りを行ない、データバッファで
のエラーを検出すると、ホストプロセッサへエラー報告
を行うことにより、ホストプロセッサにセグメントの再
割付は等の処理を行なってもらっている。
上述した従来のデータ転送装置は、ホストプロセッサか
ら指定されたセグメントを使用した記憶装置に対するデ
ータの書込みまたは読取りにおいて、データバッファで
のエラーを検出すると、ホストプロセッサへエラー報告
を行い、ホストプロセッサでエラー内容を調べてメモリ
エラーであればセグメントの再割付けを行い、再度デー
タ転送装置で記憶装置に対するデータの書込みおよび読
取りを行うようになっているので、データバッファ内の
全てのセグメントが使用できないようなエラーが発生す
ると、記憶装置に対するデータの書込みまたは読取りが
できないという欠点がある。
ら指定されたセグメントを使用した記憶装置に対するデ
ータの書込みまたは読取りにおいて、データバッファで
のエラーを検出すると、ホストプロセッサへエラー報告
を行い、ホストプロセッサでエラー内容を調べてメモリ
エラーであればセグメントの再割付けを行い、再度デー
タ転送装置で記憶装置に対するデータの書込みおよび読
取りを行うようになっているので、データバッファ内の
全てのセグメントが使用できないようなエラーが発生す
ると、記憶装置に対するデータの書込みまたは読取りが
できないという欠点がある。
本発明のデータ転送装置は、ホストプロセッサと記憶装
置との間に設けられ、このポストプロセッサの指示によ
り与えられるデータを格納する複数個のセグメントから
なるデータバッファと、このデータバッファを用いて前
記ホストプロセッサと前記記憶装置との間のデータ転送
を制御する制御手段とを有するデータ転送装置において
、前記データバッファでのエラーが検出されたとき前記
データバッファ内の前記ホストプロセッサから指定され
たセグメントに代って前記記憶装置に対する書込み、お
よび読取りデータを格納する交代バッファと、前記デー
タバッファが使用可能なときは前記ホストプロセッサと
このデータバッファとの間のデータ転送を行ない、この
データバッファが使用不可能なときは前記ホストプロセ
ッサと前記交代バッファとの間のデータ転送を行なうホ
ストインタフェース手段と、前記データバッファが使用
可能なときはこのデータバッファと前記記憶装置との間
のデータ転送を行ない、このデータバッファが使用不可
能なときは前記交代バッファと前記記憶装置との間のデ
ータ転送を行なうデバイス制御手段と、前記データバッ
ファのセグメントおよびデータバッファと交代バッファ
との使用交代を管理するためのバッファ制御メモリとを
有することにより構成される。
置との間に設けられ、このポストプロセッサの指示によ
り与えられるデータを格納する複数個のセグメントから
なるデータバッファと、このデータバッファを用いて前
記ホストプロセッサと前記記憶装置との間のデータ転送
を制御する制御手段とを有するデータ転送装置において
、前記データバッファでのエラーが検出されたとき前記
データバッファ内の前記ホストプロセッサから指定され
たセグメントに代って前記記憶装置に対する書込み、お
よび読取りデータを格納する交代バッファと、前記デー
タバッファが使用可能なときは前記ホストプロセッサと
このデータバッファとの間のデータ転送を行ない、この
データバッファが使用不可能なときは前記ホストプロセ
ッサと前記交代バッファとの間のデータ転送を行なうホ
ストインタフェース手段と、前記データバッファが使用
可能なときはこのデータバッファと前記記憶装置との間
のデータ転送を行ない、このデータバッファが使用不可
能なときは前記交代バッファと前記記憶装置との間のデ
ータ転送を行なうデバイス制御手段と、前記データバッ
ファのセグメントおよびデータバッファと交代バッファ
との使用交代を管理するためのバッファ制御メモリとを
有することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図のブロック図は関連するホストプロセッサ１と複数
のファイルを記憶する記憶装置３とが示されていて、デ
ータ転送装置２はホストプロセッサ１から転送されたデ
ータまたは記憶装置３から読出されたデータを一時的に
格納する複数個のセグメントからなるデータバッファ６
と、データバッファ６のセグメントを制御するために用
いられるバッファ制御メモリ７と、データバッファ６で
エラーが検出された場合に交代として使用する交代バッ
ファ９と、ホストプロセッサ１とデータバッファ６また
は交代バッファ９との間のデータ転送を制御するホスト
インタフェース部５と、記憶装置３とデータバッファ６
または交代バッファ９との間のデータ転送を制御するデ
バイス制御部８と、データバッファ６および交代バッフ
ァ９のデータ転送を制御するマイクロプロセッサ４とを
含んで構成されている。
１図のブロック図は関連するホストプロセッサ１と複数
のファイルを記憶する記憶装置３とが示されていて、デ
ータ転送装置２はホストプロセッサ１から転送されたデ
ータまたは記憶装置３から読出されたデータを一時的に
格納する複数個のセグメントからなるデータバッファ６
と、データバッファ６のセグメントを制御するために用
いられるバッファ制御メモリ７と、データバッファ６で
エラーが検出された場合に交代として使用する交代バッ
ファ９と、ホストプロセッサ１とデータバッファ６また
は交代バッファ９との間のデータ転送を制御するホスト
インタフェース部５と、記憶装置３とデータバッファ６
または交代バッファ９との間のデータ転送を制御するデ
バイス制御部８と、データバッファ６および交代バッフ
ァ９のデータ転送を制御するマイクロプロセッサ４とを
含んで構成されている。
第２図はマイクロプロセッサ４に格納されている制御プ
ログラムのフローチャートで、以下第２図を参照して第
１図の動作について説明を進めると、ホストプロセッサ
１からホストインタフェース部５へ命令が与えられると
、ホストインタフェース部５からマイクロプロセッサ４
に信号線３０を介して起動信号が与えられ、マイクロプ
ロセッサ４は信号線１０を介してホストインタフェース
部５へ応答信号を送る。そこでホストインタフェース部
５は信号線３０を介してホストプロセッサ１から転送さ
れた命令をマイクロプロセッサ４へ出力する。マイクロ
プロセッサ４は記憶装置３に対する読取り、または書込
み命令を受取るとデータバッファ６に対する制御を開始
する（ステップ■）。マイクロプロセッサ４は信号線４
０を介してバッファ制御メモリ７の内容を読出しくステ
ップ■）、データバッファ６の全てのセグメンＩ・か使
用禁止状態かくステップ■）、またはホストプロセッサ
１から指示されたセグメントが使用禁止状態かをチエツ
クする（ステップ■）。指定されたセグメントの使用が
可能であれば記憶装置３に対するデータバッファ６を使
用した読取り、または書込みの動作を開始する（ステッ
プ■）。書込み動作の場合には、ホストインタフェース
部５は信号線２０を介してポストプロセッサｌから書込
みデータを受収り、信号線５０を介してデータバッファ
６へ格納する。次に、マイクロプロセッサ４が信号線６
０を介してデバイス制御部８に対してデータバッファ６
に格納されたデータを記憶装置３に書込む指示を出力す
ると、デバイス制御部８は信号線７０を介してデータバ
ッファ６からデータを読出し、このデータを信号線８０
を介して記憶装置３へ書込む。ところでマイクロプロセ
ッサ４はこのデータバッファ６からのデータの読出し時
に、データバッファ６でメモリエラー以外のエラーが検
出されたか（ステップ■）、メモリエラーが検出された
か（ステップ■）をチエツクし、エラーがなければ終了
報告を行う（ステップ■）。ステップ■でデータバッフ
ァ６に関するメモリエラー以外のエラーが検出されると
、マイクロプロセッサ４はバッファ制御メモリ７ヘデー
タバツフア使用禁止フラグを書込み（ステップ■）、ま
たステップ■でメモリエラーのときには指定されたセグ
メントの使用禁止フラグを書込み（ステップ［相］）、
ホストプロセッサ１に対してリトライ要求を行って（ス
テップ■）ステップ■へもどる。またマイクロプロセッ
サ４はステップ■またはステップ■でデータバッファ使
用禁止フラグまたは指定されたセグメントの使用禁止フ
ラグがセットされていれば、交代バッファ９が使用可能
であるかチエツクする（ステップ＠）。ここで交代バッ
ファ９が使用禁止であればエラー報告を行うくステップ
０）。交代バッファ９が使用可能であれば記憶装置３に
対して交代バッファ９を使用して続出し、または書込み
動作を開始する（ステップ［相］）。即ちホストインタ
フェース部５は信号線９０を介して交代バッファ９に対
する書込み、または読出しを行い、デバイス制御部８は
信号線１００を介して交代バッファ９に対する書込み、
または読出しを行う。このときもマイクロプロセッサ４
は交代バッファっでエラーが検出されたかチエツクする
（ステップ■）。交代バッファ９でエラーが検出される
とマイクロプロセッサ４はバッファ制御メモリ７へ交代
バッファ使用禁止フラグを書込み〈ステップ［株］）、
エラー報告を行う（ステップ０）。交代バッファ９でエ
ラーが検出されないときには、マイクロプロセッサ４は
ホストプロセッサ１に対して終了報告を行ない、交代バ
ッファ９を使用したことを知らせる（ステップ■）。
ログラムのフローチャートで、以下第２図を参照して第
１図の動作について説明を進めると、ホストプロセッサ
１からホストインタフェース部５へ命令が与えられると
、ホストインタフェース部５からマイクロプロセッサ４
に信号線３０を介して起動信号が与えられ、マイクロプ
ロセッサ４は信号線１０を介してホストインタフェース
部５へ応答信号を送る。そこでホストインタフェース部
５は信号線３０を介してホストプロセッサ１から転送さ
れた命令をマイクロプロセッサ４へ出力する。マイクロ
プロセッサ４は記憶装置３に対する読取り、または書込
み命令を受取るとデータバッファ６に対する制御を開始
する（ステップ■）。マイクロプロセッサ４は信号線４
０を介してバッファ制御メモリ７の内容を読出しくステ
ップ■）、データバッファ６の全てのセグメンＩ・か使
用禁止状態かくステップ■）、またはホストプロセッサ
１から指示されたセグメントが使用禁止状態かをチエツ
クする（ステップ■）。指定されたセグメントの使用が
可能であれば記憶装置３に対するデータバッファ６を使
用した読取り、または書込みの動作を開始する（ステッ
プ■）。書込み動作の場合には、ホストインタフェース
部５は信号線２０を介してポストプロセッサｌから書込
みデータを受収り、信号線５０を介してデータバッファ
６へ格納する。次に、マイクロプロセッサ４が信号線６
０を介してデバイス制御部８に対してデータバッファ６
に格納されたデータを記憶装置３に書込む指示を出力す
ると、デバイス制御部８は信号線７０を介してデータバ
ッファ６からデータを読出し、このデータを信号線８０
を介して記憶装置３へ書込む。ところでマイクロプロセ
ッサ４はこのデータバッファ６からのデータの読出し時
に、データバッファ６でメモリエラー以外のエラーが検
出されたか（ステップ■）、メモリエラーが検出された
か（ステップ■）をチエツクし、エラーがなければ終了
報告を行う（ステップ■）。ステップ■でデータバッフ
ァ６に関するメモリエラー以外のエラーが検出されると
、マイクロプロセッサ４はバッファ制御メモリ７ヘデー
タバツフア使用禁止フラグを書込み（ステップ■）、ま
たステップ■でメモリエラーのときには指定されたセグ
メントの使用禁止フラグを書込み（ステップ［相］）、
ホストプロセッサ１に対してリトライ要求を行って（ス
テップ■）ステップ■へもどる。またマイクロプロセッ
サ４はステップ■またはステップ■でデータバッファ使
用禁止フラグまたは指定されたセグメントの使用禁止フ
ラグがセットされていれば、交代バッファ９が使用可能
であるかチエツクする（ステップ＠）。ここで交代バッ
ファ９が使用禁止であればエラー報告を行うくステップ
０）。交代バッファ９が使用可能であれば記憶装置３に
対して交代バッファ９を使用して続出し、または書込み
動作を開始する（ステップ［相］）。即ちホストインタ
フェース部５は信号線９０を介して交代バッファ９に対
する書込み、または読出しを行い、デバイス制御部８は
信号線１００を介して交代バッファ９に対する書込み、
または読出しを行う。このときもマイクロプロセッサ４
は交代バッファっでエラーが検出されたかチエツクする
（ステップ■）。交代バッファ９でエラーが検出される
とマイクロプロセッサ４はバッファ制御メモリ７へ交代
バッファ使用禁止フラグを書込み〈ステップ［株］）、
エラー報告を行う（ステップ０）。交代バッファ９でエ
ラーが検出されないときには、マイクロプロセッサ４は
ホストプロセッサ１に対して終了報告を行ない、交代バ
ッファ９を使用したことを知らせる（ステップ■）。
〔発明の効果〕
以上説明したように本発明は、複数個のセグメントから
なるデータバッファの一部または全セグメントが使用不
可能な場合にも、データ転送装置において交代バッファ
を用いることにより、記憶装置に対するデータを書込み
および読取りが可能となり、データ転送装置、ひいては
データ処理装置の信頼性を向上させる効果がある。
なるデータバッファの一部または全セグメントが使用不
可能な場合にも、データ転送装置において交代バッファ
を用いることにより、記憶装置に対するデータを書込み
および読取りが可能となり、データ転送装置、ひいては
データ処理装置の信頼性を向上させる効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のマイクロプロセッサに格納された制御プログラムの
フローチャートである。 １・・・ホストプロセッサ、２・・・データ転送装置、
３・・・記憶装置、４・・・マイクロプロセッサ、５・
・・ホストインタフェース部、６・・・データバッファ
、７・・・バッファ制御メモリ、８・・・デバイス制御
部、９・・・交代バッファ。
図のマイクロプロセッサに格納された制御プログラムの
フローチャートである。 １・・・ホストプロセッサ、２・・・データ転送装置、
３・・・記憶装置、４・・・マイクロプロセッサ、５・
・・ホストインタフェース部、６・・・データバッファ
、７・・・バッファ制御メモリ、８・・・デバイス制御
部、９・・・交代バッファ。
Claims (1)
- ホストプロセッサと記憶装置との間に設けられ、このホ
ストプロセッサの指示により与えられるデータを格納す
る複数個のセグメントからなるデータバッファと、この
データバッファを用いて前記ホストプロセッサと前記記
憶装置との間のデータ転送を制御する制御手段とを有す
るデータ転送装置において、前記データバッファでのエ
ラーが検出されたとき前記データバッファ内の前記ホス
トプロセッサから指定されたセグメントに代って前記記
憶装置に対する書込み、および読取りデータを格納する
交代バッファと、前記データバッファが使用可能なとき
は前記ホストプロセッサとこのデータバッファとの間の
データ転送を行ない、このデータバッファが使用不可能
なときは前記ホストプロセッサと前記交代バッファとの
間のデータ転送を行なうホストインタフェース手段と、
前記データバッファが使用可能なときはこのデータバッ
ファと前記記憶装置との間のデータ転送を行ない、この
データバッファが使用不可能なときは前記交代バッファ
と前記記憶装置との間のデータ転送を行なうデバイス制
御手段と、前記データバッファのセグメントおよびデー
タバッファと交代バッファとの使用交代を管理するため
のバッファ制御メモリとを有することを特徴とするデー
タ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220133A JPH0267661A (ja) | 1988-09-01 | 1988-09-01 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220133A JPH0267661A (ja) | 1988-09-01 | 1988-09-01 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267661A true JPH0267661A (ja) | 1990-03-07 |
Family
ID=16746420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220133A Pending JPH0267661A (ja) | 1988-09-01 | 1988-09-01 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267661A (ja) |
-
1988
- 1988-09-01 JP JP63220133A patent/JPH0267661A/ja active Pending
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