JPH0265347A - Ａｔコマンド検出回路 - Google Patents
Ａｔコマンド検出回路Info
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- JPH0265347A JPH0265347A JP63214798A JP21479888A JPH0265347A JP H0265347 A JPH0265347 A JP H0265347A JP 63214798 A JP63214798 A JP 63214798A JP 21479888 A JP21479888 A JP 21479888A JP H0265347 A JPH0265347 A JP H0265347A
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- Japan
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- speed
- data
- input data
- signal
- clock
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- 238000004891 communication Methods 0.000 claims abstract description 7
- 238000001514 detection method Methods 0.000 claims description 35
- 238000005070 sampling Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 101000934162 Drosophila melanogaster Probable histone-arginine methyltransferase CARMER Proteins 0.000 description 1
- 238000000375 direct analysis in real time Methods 0.000 description 1
- 238000012063 dual-affinity re-targeting Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はモデム、特に調歩式同期式モデムの送受信デー
タの速度及びデータ形式の自動識別するＡＴコマンド検
出回路に関する。
タの速度及びデータ形式の自動識別するＡＴコマンド検
出回路に関する。
（従来の技術）
従来、調歩式データ自動識別方式としては入力データを
装置が持つ最大データ伝送速度の数倍から数十倍の速度
で入力デーラダＡ’ （ＡＳＣＩＩ４１ｈ）又はａ ’
（ＡＳＣｒｒ６ｆｈ）をサンプリングし、データ速度
及びパリティビットの極性を識別して次に入力される°
Ｔ’ （ＡＳＣＴＩ５４ｈ）又は’ｔ’ （ＡＳＣＩＩ
７４ｈ）のパリティビットの極性から現在入力されてい
るデータの形式を識別するものである。
装置が持つ最大データ伝送速度の数倍から数十倍の速度
で入力デーラダＡ’ （ＡＳＣＩＩ４１ｈ）又はａ ’
（ＡＳＣｒｒ６ｆｈ）をサンプリングし、データ速度
及びパリティビットの極性を識別して次に入力される°
Ｔ’ （ＡＳＣＴＩ５４ｈ）又は’ｔ’ （ＡＳＣＩＩ
７４ｈ）のパリティビットの極性から現在入力されてい
るデータの形式を識別するものである。
第２図は従来のＡＴコマンド検出回路を示すブロック図
である。同図において、１は入力データが入力される入
力端子、２はマイクロプロセッサ（以下、ＭＰＵと略す
）、３は入力データの供給をＭＰＵ ２側または後述す
るＵＡＲＴＪ側に切換えるスイッチ（以下、ＳＷと略す
）、４は非同期通信のための送受信回路であるＤＡＲＴ
（：見ｎ１ｖｅｒｓａｌΔ５ｙｎｃｈｒｏｎ−ｏｕｓ
Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）である。
である。同図において、１は入力データが入力される入
力端子、２はマイクロプロセッサ（以下、ＭＰＵと略す
）、３は入力データの供給をＭＰＵ ２側または後述す
るＵＡＲＴＪ側に切換えるスイッチ（以下、ＳＷと略す
）、４は非同期通信のための送受信回路であるＤＡＲＴ
（：見ｎ１ｖｅｒｓａｌΔ５ｙｎｃｈｒｏｎ−ｏｕｓ
Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ）である。
従来のＡＴコマンド検出回路は入力データなＳＷ３を介
して入力端子１により監視し、その極性が調歩式データ
のスタート極性に移行したのと同時にＭＰＵ ２により
サンプリングを行なう。そして、ＭＰｔＪ ２はスター
トビット長を求め、そのスタートビット長を基に引き続
きサンプリングを行ない、Ａ゛であるかあるいは‘ａ’
であるかを識別する。
して入力端子１により監視し、その極性が調歩式データ
のスタート極性に移行したのと同時にＭＰＵ ２により
サンプリングを行なう。そして、ＭＰｔＪ ２はスター
トビット長を求め、そのスタートビット長を基に引き続
きサンプリングを行ない、Ａ゛であるかあるいは‘ａ’
であるかを識別する。
もし、ここで°‘Ａ’又は°‘ａ’であれば、そのパリ
ティ極性を保存する。続いて、ＳＷ３をＢ側にして入力
データをＤＡＲＴ４に接続してＴ゛あるいは°ｔ のデ
ータを持ち、次に入力されたデータが°Ｔ゛あるいはｔ
゛であれば、そのパリティ極性と保存したＡ゛又は‘ａ
’のパリティ極性からこれ以後に人力されるデータの速
度及びデータ形式を決定する。
ティ極性を保存する。続いて、ＳＷ３をＢ側にして入力
データをＤＡＲＴ４に接続してＴ゛あるいは°ｔ のデ
ータを持ち、次に入力されたデータが°Ｔ゛あるいはｔ
゛であれば、そのパリティ極性と保存したＡ゛又は‘ａ
’のパリティ極性からこれ以後に人力されるデータの速
度及びデータ形式を決定する。
（発明が解決しようとする課題）
しかしながら、上記従来のＡＴコマンド検出回路では入
力データ゛Ａ゛及び‘ａ’を検出する場合ＭＰ［Ｊを絶
えず高速で入力データのサンプリングを行なうためＭＰ
Ｕが他の処理を行なうことができなかった。また、デー
タ伝送速度が高速化するのに伴い、ＭＰＵの動作速度を
上げなければならないという問題点があった。
力データ゛Ａ゛及び‘ａ’を検出する場合ＭＰ［Ｊを絶
えず高速で入力データのサンプリングを行なうためＭＰ
Ｕが他の処理を行なうことができなかった。また、デー
タ伝送速度が高速化するのに伴い、ＭＰＵの動作速度を
上げなければならないという問題点があった。
本発明はこれらの問題点を解決するためのもので、入力
データ速度の高速化や通信性能を向上させる他の処理を
追加できるＡＴコマンド検出回路を提供することを目的
とする。
データ速度の高速化や通信性能を向上させる他の処理を
追加できるＡＴコマンド検出回路を提供することを目的
とする。
（課題を解決するための手段）
本発明は前記問題点を解決するために、入力データのデ
ータ速度及びデータ形式を識別するＡＴコマンドを解析
する中央処理部を有するモデム装置において、中央処理
部の外部に、入力データをサンプリングして各データ速
度の°‘Ａ’又はａ の判別する第１の手段と、入力デ
ータの‘Ａ’又はａｏの速度表示及びパリティ符号ビッ
ト表示を行なう第２の手段と、第１の手段における誤り
検出を抑制する第３の手段と、°‘Ａ’又は‘ａ’を検
出したことを中央処理部に通知する割り込み信号を発生
する第４の手段と、‘Ａ’及び‘ａ’を判別するために
用いる高速サンプリングの基準クロック及びＡ 及び‘
ａ’の入力データを検出した後に非同期通信のための送
受信回路に供給するボーレートクロックを発生する第５
の手段とを設けたことに特徴がある。
ータ速度及びデータ形式を識別するＡＴコマンドを解析
する中央処理部を有するモデム装置において、中央処理
部の外部に、入力データをサンプリングして各データ速
度の°‘Ａ’又はａ の判別する第１の手段と、入力デ
ータの‘Ａ’又はａｏの速度表示及びパリティ符号ビッ
ト表示を行なう第２の手段と、第１の手段における誤り
検出を抑制する第３の手段と、°‘Ａ’又は‘ａ’を検
出したことを中央処理部に通知する割り込み信号を発生
する第４の手段と、‘Ａ’及び‘ａ’を判別するために
用いる高速サンプリングの基準クロック及びＡ 及び‘
ａ’の入力データを検出した後に非同期通信のための送
受信回路に供給するボーレートクロックを発生する第５
の手段とを設けたことに特徴がある。
（イ乍用）
以上のような構成を有する本発明によれば、第１の手段
によって入力データを高速サンプリングして各データ速
度のＡ′又は°‘ａ’が判別される。
によって入力データを高速サンプリングして各データ速
度のＡ′又は°‘ａ’が判別される。
ここで、第３の手段は第１の手段における誤り検出を抑
制する。そして、第４の手段が第１の手段で所望の‘Ａ
’又は‘ａ’を検出したことを示す割り込み信号を中央
処理部に通知する。さらに、第２の手段が入力データの
°‘Ａ’又は‘ａ’の速度表示及びパリティ符号ビット
表示を行ない、これにより中央処理部は入力データ及び
パリティ符号ビットの情報に基づいて入力データの速度
及びデータ形式を決定する。また、第５の手段は該当す
る速度に適合したクロックを出力し、送受信回路が次の
人力データの信号を受信できるようにする。
制する。そして、第４の手段が第１の手段で所望の‘Ａ
’又は‘ａ’を検出したことを示す割り込み信号を中央
処理部に通知する。さらに、第２の手段が入力データの
°‘Ａ’又は‘ａ’の速度表示及びパリティ符号ビット
表示を行ない、これにより中央処理部は入力データ及び
パリティ符号ビットの情報に基づいて入力データの速度
及びデータ形式を決定する。また、第５の手段は該当す
る速度に適合したクロックを出力し、送受信回路が次の
人力データの信号を受信できるようにする。
したがって、本発明は前記問題点を解決でき、入力デー
タ速度の高速化や通信性能を向上させる他の処理を追加
できるＡＴコマンド検出回路を提供できる。
タ速度の高速化や通信性能を向上させる他の処理を追加
できるＡＴコマンド検出回路を提供できる。
（実施例）
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示すブロック図である。同
図において、入力データ信号線４は各速度の°Ａ’、
’ａ’検出回路５，６，７，８，９，１０゜１１、１２
及び ＤＡＲＴ１３に接続され、各速度の‘Ａ’。
図において、入力データ信号線４は各速度の°Ａ’、
’ａ’検出回路５，６，７，８，９，１０゜１１、１２
及び ＤＡＲＴ１３に接続され、各速度の‘Ａ’。
‘ａ’検出回路の検出終了信号ＤＴＥＣｎ １４．１５
．１６゜１７、１８．１９．２０．２１、パリティ符号
表示信号ＰＡＲＴｎ ２２．２３．２４．２５．２６．
２７．２８．２９はそれぞれ速度表示ビット符号デコー
ダ、割り込み発生回路３０及びパリティ符号セレクタ３
１に接続され、発振器３２と接続されたサンプリングク
ロック、 ＵＡＲＴボーレートクロック発生回路３３よ
り各速度の°Ａ’、 ’ａ検出回路のサンプリングクロ
ック人力ＣＬＫｎ３４゜３５、３６．３７．３８．３９
．４０．４１及びＵＡＲＴクロックセレクタ４２へ接続
される。また、速度表示ビット符号デコーダ、割り込み
発生回路の出力４３はパリティ符号セレクタ、 ＵＡＲ
Ｔクロックセレクタ及びＡ゛及び゛‘ａ’検出結果表示
レジスタ４４へ接続され、検出結果表示レジスタ４４は
データバス（以下、ＤＢＵＳと略す）を通じてＭＰＵ４
５に接続されている。また、１１０ｂｐｓ’Ａ’、 ’
ａ’検出回路５を除（’Ａ’、’‘ａ’検出回路から一
段低速の°Ａ’、 ’ａ’検出回路へそれぞれＣＡＮｎ
４７．４８．４９．５０．５１．５２．５３が接続され
ている。
．１６゜１７、１８．１９．２０．２１、パリティ符号
表示信号ＰＡＲＴｎ ２２．２３．２４．２５．２６．
２７．２８．２９はそれぞれ速度表示ビット符号デコー
ダ、割り込み発生回路３０及びパリティ符号セレクタ３
１に接続され、発振器３２と接続されたサンプリングク
ロック、 ＵＡＲＴボーレートクロック発生回路３３よ
り各速度の°Ａ’、 ’ａ検出回路のサンプリングクロ
ック人力ＣＬＫｎ３４゜３５、３６．３７．３８．３９
．４０．４１及びＵＡＲＴクロックセレクタ４２へ接続
される。また、速度表示ビット符号デコーダ、割り込み
発生回路の出力４３はパリティ符号セレクタ、 ＵＡＲ
Ｔクロックセレクタ及びＡ゛及び゛‘ａ’検出結果表示
レジスタ４４へ接続され、検出結果表示レジスタ４４は
データバス（以下、ＤＢＵＳと略す）を通じてＭＰＵ４
５に接続されている。また、１１０ｂｐｓ’Ａ’、 ’
ａ’検出回路５を除（’Ａ’、’‘ａ’検出回路から一
段低速の°Ａ’、 ’ａ’検出回路へそれぞれＣＡＮｎ
４７．４８．４９．５０．５１．５２．５３が接続され
ている。
次に、第１図を用いて本実施例の動作を説明する。
先ず、ＭＰＵ４５が５ＴＡＲＴ５５を有意にすると、各
速度の゛Ａ’、’ａ’検出回路がＤＡＴＡに対して高速
サンプリングを開始する。各々の°Ａ’、 ’‘ａ’検
出回路ははじめスタートビットを検出し、ＤＡＴＡ信号
の立ち下がりから立ち上がりまでの時間を測定して各速
度のスタートビット長であることを確認している。
速度の゛Ａ’、’ａ’検出回路がＤＡＴＡに対して高速
サンプリングを開始する。各々の°Ａ’、 ’‘ａ’検
出回路ははじめスタートビットを検出し、ＤＡＴＡ信号
の立ち下がりから立ち上がりまでの時間を測定して各速
度のスタートビット長であることを確認している。
もし、この時間が各’Ａ’、 ’ａ’検出回路の適合速
度でなければ自己リセット機能が働き、はじめからスタ
ートビットの検出を再開する。ある一つのＡ’、 ’ａ
’検出回路が自己の期待する速度のスタートビットを検
出した場合、次の連続する８ｂｉｔをサンプリングし、
その結果が‘Ａ’又はａ′であればＤＴＥＣ：信号を出
力して他の速度の‘Ａ’、 ’ａ’検出回路を停止させ
る。Ａ″又は‘ａ’でなければ、自己リセット機能が働
き再びスタートビットの検出を始める。また、スタート
ビットを検出した場合、それより低速の°Ａ’、 ’ａ
’検出回路の動作をＣＡＮｎ信号を通じて停止すること
により‘Ａ’又は‘ａ’の実際のＤＡＴＡ信号の速度よ
りも低速での誤り検出を抑制している。
度でなければ自己リセット機能が働き、はじめからスタ
ートビットの検出を再開する。ある一つのＡ’、 ’ａ
’検出回路が自己の期待する速度のスタートビットを検
出した場合、次の連続する８ｂｉｔをサンプリングし、
その結果が‘Ａ’又はａ′であればＤＴＥＣ：信号を出
力して他の速度の‘Ａ’、 ’ａ’検出回路を停止させ
る。Ａ″又は‘ａ’でなければ、自己リセット機能が働
き再びスタートビットの検出を始める。また、スタート
ビットを検出した場合、それより低速の°Ａ’、 ’ａ
’検出回路の動作をＣＡＮｎ信号を通じて停止すること
により‘Ａ’又は‘ａ’の実際のＤＡＴＡ信号の速度よ
りも低速での誤り検出を抑制している。
ＤＴＥＣ信号が出力された場合、速度表示ビット符号デ
コーダ、割り込み発生回路３０はＭＰＵ４５に対し割り
込み要求信号（以下、ＩＮＴと略す）５４を出力すると
同時に、ＤＴＥＣ信号がどの速度の°Ａ’、 ’ａ’検
出回路から出力されたものかを予め決められいる７ｂｉ
ｔの２進数で表現するようにデコードする。このデコー
ド出力はパリティ符号セレクタ３１及びＵＡＲＴクロッ
クセレクタ４２の選択信号として各回路に入力され、パ
リティ符号セレクタ３１からは該当する‘Ａ’又は‘ａ
’のパリティ符号が先のデコード出力に加えられて８ｂ
ｉｔのデータとして‘Ａ’及び‘ａ’検出結果表示レジ
スタ４４へ人力される。
コーダ、割り込み発生回路３０はＭＰＵ４５に対し割り
込み要求信号（以下、ＩＮＴと略す）５４を出力すると
同時に、ＤＴＥＣ信号がどの速度の°Ａ’、 ’ａ’検
出回路から出力されたものかを予め決められいる７ｂｉ
ｔの２進数で表現するようにデコードする。このデコー
ド出力はパリティ符号セレクタ３１及びＵＡＲＴクロッ
クセレクタ４２の選択信号として各回路に入力され、パ
リティ符号セレクタ３１からは該当する‘Ａ’又は‘ａ
’のパリティ符号が先のデコード出力に加えられて８ｂ
ｉｔのデータとして‘Ａ’及び‘ａ’検出結果表示レジ
スタ４４へ人力される。
また、ＵＡＲＴクロックセレクタ４２からは該当する速
度に適合したクロックが出力され、次からのＤＡＴＡの
信号をＵＡＲＴ１３が受信できるようにする。
度に適合したクロックが出力され、次からのＤＡＴＡの
信号をＵＡＲＴ１３が受信できるようにする。
ＤＴＥＣ信号により割り込みの要求を受けたＭＰＵ４５
は°‘Ａ’及び゛‘ａ’検出結果表示レジスタ４４より
、入力データの速度及びパリティ符号ビットの情報を受
取り、ＵＡＲＴＬ３により次に受信するデータを待ち受
け°Ｔ°又は°ｔ゛であること及びパリティ符号ビット
を受取り調歩式同期データの速度及びデータ形式を決定
する。もし、ＵＡＲＴ１３から期待したデータを受は取
れなかった場合は５ＴＡＲＴ信号を出力し始めの状態に
戻る。以上のようにＡＴコマンドに必要な情報を得るこ
とができる。
は°‘Ａ’及び゛‘ａ’検出結果表示レジスタ４４より
、入力データの速度及びパリティ符号ビットの情報を受
取り、ＵＡＲＴＬ３により次に受信するデータを待ち受
け°Ｔ°又は°ｔ゛であること及びパリティ符号ビット
を受取り調歩式同期データの速度及びデータ形式を決定
する。もし、ＵＡＲＴ１３から期待したデータを受は取
れなかった場合は５ＴＡＲＴ信号を出力し始めの状態に
戻る。以上のようにＡＴコマンドに必要な情報を得るこ
とができる。
（発明の効果）
以上説明したように、本発明によれば、ＡＴコマンドを
検出する場合‘Ａ’又は‘ａ’の入力データより得られ
る情報の全てをＭＰＵの外部回路により得るようにした
のでいつ入力されるか不明なＡＴコマンドの解析にＭＰ
Ｕが関わる処理が大幅に削減され、プログラムステップ
数の削減と同時処理が要求される通信プロトコル等の処
理を比較的低速なＭＰＵの動作速度で対応できる効果が
期待できる。
検出する場合‘Ａ’又は‘ａ’の入力データより得られ
る情報の全てをＭＰＵの外部回路により得るようにした
のでいつ入力されるか不明なＡＴコマンドの解析にＭＰ
Ｕが関わる処理が大幅に削減され、プログラムステップ
数の削減と同時処理が要求される通信プロトコル等の処
理を比較的低速なＭＰＵの動作速度で対応できる効果が
期待できる。
また、ＭＰυ外部にデータ送受信のための基準クロック
を持つためＭＰＵの動作処理速度を変更することなく、
より高速なデータを扱うモデム装置にも適用が可能であ
る。
を持つためＭＰＵの動作処理速度を変更することなく、
より高速なデータを扱うモデム装置にも適用が可能であ
る。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のＡＴコマンド検出回路を示すブロック図である。 ５、 ６，７． ８． ９，１０，１１．１２・・・’
Ａ’、 ’ａ’検出回路、 ｌ３・ ・ ・ＵＡＲＴ。 １４． １５． １６． １７． １８． １９． ２
０． ２１・・・検出終了信号ＤＴＥＣｎ、 ２２、２３．２４．２５．２６．２７．２８．２９・・
・パリティ符号表示信号ＰＡＲＴｎ、３０・・・速度表
示ビット符号デコーダ、割り込み発生回路、 ３１・・・パリティ符号セレクタ、 ３２・・・発振器、 ３３・・・サンプリングクロック、 ＵＡＲＴボーレー
トクロック発生回路３３． ３４、３５．３６．３７．３８．３９．４０．４１・・
・サンプリングクロック人力ＣＬＫｎ、４２・・・ＤＡ
ＲＴクロックセレクタ、４３・・・出力、 ４４・・・‘Ａ’及び′‘ａ’検出結果表示レジスタ、
４５・争・ＭＰＵ 。 ４６・・・ＤＢＵＳ。 ４７、４８．４９，５０．５１．５２＋ ５３−・慟Ｃ
ＡＮｎ。 第１ 従来のＡＴコマンド検出回路のプロ、り同第２因 手 続 補 正 Ｍ （方 式）％式％ １、事件の表示 昭和６３年特許願第２１４７９８号 ２、発明の名称 ＡＴコマンド検出回路 ３、補正をする者 事件との関係 特許出願人 名称 （０２９） 沖電気工業株式会社 ４、代理人 ６日 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 （２）図面 ７、補正の内容 （１）明細書第１０頁第１５行に「第１図は」とあるの
を「第１図（その１）、（その２）、（その３）は」と
補正する。 （２）図面の第１図を別紙のとおり補正する。 以上
従来のＡＴコマンド検出回路を示すブロック図である。 ５、 ６，７． ８． ９，１０，１１．１２・・・’
Ａ’、 ’ａ’検出回路、 ｌ３・ ・ ・ＵＡＲＴ。 １４． １５． １６． １７． １８． １９． ２
０． ２１・・・検出終了信号ＤＴＥＣｎ、 ２２、２３．２４．２５．２６．２７．２８．２９・・
・パリティ符号表示信号ＰＡＲＴｎ、３０・・・速度表
示ビット符号デコーダ、割り込み発生回路、 ３１・・・パリティ符号セレクタ、 ３２・・・発振器、 ３３・・・サンプリングクロック、 ＵＡＲＴボーレー
トクロック発生回路３３． ３４、３５．３６．３７．３８．３９．４０．４１・・
・サンプリングクロック人力ＣＬＫｎ、４２・・・ＤＡ
ＲＴクロックセレクタ、４３・・・出力、 ４４・・・‘Ａ’及び′‘ａ’検出結果表示レジスタ、
４５・争・ＭＰＵ 。 ４６・・・ＤＢＵＳ。 ４７、４８．４９，５０．５１．５２＋ ５３−・慟Ｃ
ＡＮｎ。 第１ 従来のＡＴコマンド検出回路のプロ、り同第２因 手 続 補 正 Ｍ （方 式）％式％ １、事件の表示 昭和６３年特許願第２１４７９８号 ２、発明の名称 ＡＴコマンド検出回路 ３、補正をする者 事件との関係 特許出願人 名称 （０２９） 沖電気工業株式会社 ４、代理人 ６日 ６、補正の対象 （１）明細書の図面の簡単な説明の欄 （２）図面 ７、補正の内容 （１）明細書第１０頁第１５行に「第１図は」とあるの
を「第１図（その１）、（その２）、（その３）は」と
補正する。 （２）図面の第１図を別紙のとおり補正する。 以上
Claims (1)
- 【特許請求の範囲】 入力データのデータ速度及びデータ形式を識別するＡＴ
コマンドを解析する中央処理部を有するモデム装置にお
いて、 前記中央処理部の外部に、 前記入力データをサンプリングして各データ速度の‘Ａ
’又は‘ａ’の判別する第１の手段と、前記入力データ
の‘Ａ’又は‘ａ’の速度表示及びパリテイ符号ビット
表示を行なう第２の手段と、前記第１の手段における誤
り検出を抑制する第３の手段と、 ‘Ａ’又は‘ａ’を検出したことを前記中央処理部に通
知する割り込み信号を発生する第４の手段と、 ‘Ａ’及び‘ａ’を判別するために用いる高速サンプリ
ングの基準クロック及び‘Ａ’及び‘ａ’の前記入力デ
ータを検出した後に非同期通信のための送受信回路に供
給するボーレートクロックを発生する第５の手段とを設
けたことを特徴とするＡＴコマンド検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214798A JPH0265347A (ja) | 1988-08-31 | 1988-08-31 | Ａｔコマンド検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63214798A JPH0265347A (ja) | 1988-08-31 | 1988-08-31 | Ａｔコマンド検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265347A true JPH0265347A (ja) | 1990-03-06 |
Family
ID=16661700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63214798A Pending JPH0265347A (ja) | 1988-08-31 | 1988-08-31 | Ａｔコマンド検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265347A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031526A (ja) * | 2001-07-16 | 2003-01-31 | Mitsumi Electric Co Ltd | モジュールの製造方法及びモジュール |
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
| JP2003075038A (ja) * | 2001-08-29 | 2003-03-12 | Mitsubishi Electric Corp | 冷凍装置 |
-
1988
- 1988-08-31 JP JP63214798A patent/JPH0265347A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
| JP2003031526A (ja) * | 2001-07-16 | 2003-01-31 | Mitsumi Electric Co Ltd | モジュールの製造方法及びモジュール |
| JP2003075038A (ja) * | 2001-08-29 | 2003-03-12 | Mitsubishi Electric Corp | 冷凍装置 |
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