JPH01305644A - データ転送速度自動認識方式 - Google Patents
データ転送速度自動認識方式Info
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- JPH01305644A JPH01305644A JP63134498A JP13449888A JPH01305644A JP H01305644 A JPH01305644 A JP H01305644A JP 63134498 A JP63134498 A JP 63134498A JP 13449888 A JP13449888 A JP 13449888A JP H01305644 A JPH01305644 A JP H01305644A
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- 238000012546 transfer Methods 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
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- 238000004891 communication Methods 0.000 description 1
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- 238000012545 processing Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
調歩同期方式によりシリアルデータを送受信するデータ
転送方式におけるデータ転送速度自動認識方式に関し、 受信データの速度を自動的に認識することにより、送信
データ速度の自動的設定を可能にすることを目的とし、 相手装置からスタートビットの次のビットが常に°１′
となるデータを送信してもらい、該スタートビットの長
さを計数するカウンタを設け、該カウンタの計数値によ
り該データの転送速度を認識するように構成する。
転送方式におけるデータ転送速度自動認識方式に関し、 受信データの速度を自動的に認識することにより、送信
データ速度の自動的設定を可能にすることを目的とし、 相手装置からスタートビットの次のビットが常に°１′
となるデータを送信してもらい、該スタートビットの長
さを計数するカウンタを設け、該カウンタの計数値によ
り該データの転送速度を認識するように構成する。
（産業上の利用分野〕
本発明は、調歩同期方式によりシリアルデータを送受信
するデータ転送方式におけるデータ転送速度自動認識方
式に関する。
するデータ転送方式におけるデータ転送速度自動認識方
式に関する。
従来、調歩同期方式により通信を行う端末、モデム等で
は、端末−モデム間のデータにクロックが含まれていな
いので、接続される相手装置のデータ速度を人手により
認識し、その認識速度に対応してスイッチ、キーボード
等により自装置からの送信データ速度を設定していた。
は、端末−モデム間のデータにクロックが含まれていな
いので、接続される相手装置のデータ速度を人手により
認識し、その認識速度に対応してスイッチ、キーボード
等により自装置からの送信データ速度を設定していた。
上記の従来方式によれば、相手装置が変わって速度が変
化する度に、人手が介在し、操作が煩雑であるという問
題がある。
化する度に、人手が介在し、操作が煩雑であるという問
題がある。
本発明の目的は、調歩同期方式によりシリアルデータを
送受信するデータ転送方式において、受信データの速度
を自動的に認識することにより、送信データ速度の自動
的設定を可能にすることにある。
送受信するデータ転送方式において、受信データの速度
を自動的に認識することにより、送信データ速度の自動
的設定を可能にすることにある。
第１図は本発明の原理ブロック図である。
同図において、調歩同期方式によりシリアルデータを送
受信するデータ転送方式の受信装置の入力部が示されて
いる。この受信装置は、相手装置からスタートビットの
次のビットが常に°゛１”となるデータＲＤを受信する
。カウンタ３は、スタートピントの長さを計数する。こ
の計数値により、受信データの転送速度を認識すること
ができる。
受信するデータ転送方式の受信装置の入力部が示されて
いる。この受信装置は、相手装置からスタートビットの
次のビットが常に°゛１”となるデータＲＤを受信する
。カウンタ３は、スタートピントの長さを計数する。こ
の計数値により、受信データの転送速度を認識すること
ができる。
本発明の一態様によれば、受信データの最高速ボーレー
トをＢＲＡＴＥＡとしたとき、カウンタ３のカウント周
期Ｔを とし、 スタートビットの受信開始と同時に周期Ｔでカウンタ３
を動作させ、スタートビットの終了と同時にカウンタ３
の計数値をラッチ手段４によりラッチし、ラッチされた
計数値により、データの転送速度が、Ｂ ＲＡ Ｔ Ｅ
Ａ Ｘ ２−’ （ｎ＝０．Ｌ２．、、、）で表され
る一系列の速度のいずれであるかが認識される。
トをＢＲＡＴＥＡとしたとき、カウンタ３のカウント周
期Ｔを とし、 スタートビットの受信開始と同時に周期Ｔでカウンタ３
を動作させ、スタートビットの終了と同時にカウンタ３
の計数値をラッチ手段４によりラッチし、ラッチされた
計数値により、データの転送速度が、Ｂ ＲＡ Ｔ Ｅ
Ａ Ｘ ２−’ （ｎ＝０．Ｌ２．、、、）で表され
る一系列の速度のいずれであるかが認識される。
本発明の他の態様によれば、受信データの最高速ボーレ
ートをＢＲＡＴＥＡとし、またｆ３ＲＡＴＥＢの２／３
〜３／４倍のボーレートとしたとき、該カウンタのカウ
ント周期Ｔを とし、 該スタートビットの受信開始と同時に該周期Ｔで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、ＢＲＡＴ
ＥＡＸ２−’ （ｎ＝０．１゜２、、、、）で表される
一系列の速度及びＢＲＡＴＥＡの２／３〜３／４倍の最
高速度Ｂ ＲＡ Ｔ Ｅ ＢのＢＲＡＴＥＢＸ２−”で
表され他の一系列の速度のいずれであるかを認識する。
ートをＢＲＡＴＥＡとし、またｆ３ＲＡＴＥＢの２／３
〜３／４倍のボーレートとしたとき、該カウンタのカウ
ント周期Ｔを とし、 該スタートビットの受信開始と同時に該周期Ｔで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、ＢＲＡＴ
ＥＡＸ２−’ （ｎ＝０．１゜２、、、、）で表される
一系列の速度及びＢＲＡＴＥＡの２／３〜３／４倍の最
高速度Ｂ ＲＡ Ｔ Ｅ ＢのＢＲＡＴＥＢＸ２−”で
表され他の一系列の速度のいずれであるかを認識する。
〔作 用］
第２図は第１図の原理の作用説明図である。
受信データＲＤの受信前は、リセット信号Ｒ３Ｔにより
、フリップフロップ２はリセットされているので、その
出力Ｑは“０゛°である。受信データＲＤのスタートビ
ットの立ら下がりにより、インバータ１を介してフリッ
プフロップ２のクロック入力が°“ピとなり、出力Ｑは
“ピとなる。
、フリップフロップ２はリセットされているので、その
出力Ｑは“０゛°である。受信データＲＤのスタートビ
ットの立ら下がりにより、インバータ１を介してフリッ
プフロップ２のクロック入力が°“ピとなり、出力Ｑは
“ピとなる。
これにより、カウンタ３がイネーブルとなり、計数を開
始する。スタートビットが立ち上がると、ラッチ回路４
がトリガされてカウンタ３のその時の値をラッチする。
始する。スタートビットが立ち上がると、ラッチ回路４
がトリガされてカウンタ３のその時の値をラッチする。
受信装置内部のＣＰＵはこの計数値を分析して受信デー
タ速度を算出する。そしてこの算出速度で相手装置にデ
ータを送るようにすればよい。
タ速度を算出する。そしてこの算出速度で相手装置にデ
ータを送るようにすればよい。
ボーレートＢＲＡＴＥＡを最高速ボーレートとする一系
列のみ検出する場合は、カウンタ３のカウント周期Ｔは
上記第１式で求められ、ラッチ回路４にラッチされたカ
ウント値によって、受信データのボーレートは下記の表
１に基づいて認識される。
列のみ検出する場合は、カウンタ３のカウント周期Ｔは
上記第１式で求められ、ラッチ回路４にラッチされたカ
ウント値によって、受信データのボーレートは下記の表
１に基づいて認識される。
表 １
即ち、カウンタ３の第１ピツ１〜Ｃ０ＵＮＴＯが“１′
のときは、受信ボーレートはＢＲＡＴＥＡであり、第２
ビツトＣ０ＵＮＴ１が“１”のときは、受信ボーレート
は１／２ ＢＲＡＴＥＡであり、第３ビツトＣ０ＵＮＴ
２が“１”″のときは、受信ボーレートは１／４ＢＲＡ
ＴＥＡであり、第４ビツトＣ０ＵＮＴ３が°“１′”の
ときは、受信ボーレートは１／８ＢＲＡＴＥＡである。
のときは、受信ボーレートはＢＲＡＴＥＡであり、第２
ビツトＣ０ＵＮＴ１が“１”のときは、受信ボーレート
は１／２ ＢＲＡＴＥＡであり、第３ビツトＣ０ＵＮＴ
２が“１”″のときは、受信ボーレートは１／４ＢＲＡ
ＴＥＡであり、第４ビツトＣ０ＵＮＴ３が°“１′”の
ときは、受信ボーレートは１／８ＢＲＡＴＥＡである。
ボーレートＢ ＲＡ Ｔ Ｅ Ａを最高速ボーレートと
する一系列とボーレートＢＲＡＴＥＡの２／３から３／
４を最高速ボーレートＢＲＡＴＥＢとする他の系列の二
基列を検出する場合は、カウンタ３のカウント周期Ｔは
上記第２の式で求められ、ラッチ回路４にラッチされた
カウント値によって、受信データのボーレートは下記の
表２に基づいて認識される。
する一系列とボーレートＢＲＡＴＥＡの２／３から３／
４を最高速ボーレートＢＲＡＴＥＢとする他の系列の二
基列を検出する場合は、カウンタ３のカウント周期Ｔは
上記第２の式で求められ、ラッチ回路４にラッチされた
カウント値によって、受信データのボーレートは下記の
表２に基づいて認識される。
表 ２
＊注 モＢＲＡＴＥＡ以下省略
即ち、カウンタ３の第２ビツトＣ０ＵＮＴＩが“′１°
°のときは、受信ボーレートはＢＲＡＴＥＡであり、第
１ビツト及び第２ビツトＣ０ｔＪＮＴ１が“１′のとき
は、受信ボーレートはＢ ＲＡ Ｔ ＥＢであり、第３
ビツトＣ０ＵＮＴ２が″１ ”のときは、受信ボーレー
トは１／２Ｂ’ＲＡＴＥＡであり、第２ビツトＣ０ＵＮ
ＴＩ及び第３ビツトＣ０ＵＮＴ２が“１″′のときは、
受信ボーレートは１／２ＢＲＡＴＥＢである。
°のときは、受信ボーレートはＢＲＡＴＥＡであり、第
１ビツト及び第２ビツトＣ０ｔＪＮＴ１が“１′のとき
は、受信ボーレートはＢ ＲＡ Ｔ ＥＢであり、第３
ビツトＣ０ＵＮＴ２が″１ ”のときは、受信ボーレー
トは１／２Ｂ’ＲＡＴＥＡであり、第２ビツトＣ０ＵＮ
ＴＩ及び第３ビツトＣ０ＵＮＴ２が“１″′のときは、
受信ボーレートは１／２ＢＲＡＴＥＢである。
こうして自動的に認識された受信ボーレートと同一デー
タで相手装置に送信することにより、相手装置の通信速
度の如何にかかわらす、必要なデータ速度が自動的に設
定可能され、データの相互転送が可能となる。
タで相手装置に送信することにより、相手装置の通信速
度の如何にかかわらす、必要なデータ速度が自動的に設
定可能され、データの相互転送が可能となる。
第３図は本発明の一実施例によるデータ転送速度自動認
識装置を示すブロック図である。
識装置を示すブロック図である。
本実施例においては、２系列４速度（ＢＲＡＴＥＡ＝１
９．２にとその１／２ の９．６に、及びＢＲＡＴＥＢ
＝１４．４にとその１／２の７．２Ｋ）中のいずれかを
認識可能な例を示す。
９．２にとその１／２ の９．６に、及びＢＲＡＴＥＢ
＝１４．４にとその１／２の７．２Ｋ）中のいずれかを
認識可能な例を示す。
スタートビット長の偏差が１２．５％以内ならボーレー
トの認識が保証されるようにするため、カウンタの周期
を下記の表３の弐より求める。
トの認識が保証されるようにするため、カウンタの周期
を下記の表３の弐より求める。
表３
ＢＲＡＴＥＢ＝１４．４にとおき計算すると、周期Ｔは
３９．０７μｓから４０．５０μｓの範囲となる。
３９．０７μｓから４０．５０μｓの範囲となる。
この範囲の周期Ｔを実現するために、第３図におけるデ
ータ転送速度自動認識装置は、スタートビットの立ち上
がりを検出するフリップフロップ３０、ＮＯＲゲート３
１、及びカウンタ３２〜３４からなっている。カウンタ
３２〜３４は１６進カウンタとし、端子ＥＮ及びＬＤ大
入力ＨＩ＋の時端子ＣＬＫにクロックの立上りが入力さ
れるたびにカウントアツプを行い、カウント値が“１５
゛になったとき端子ＥＮが“Ｈ”であれば端子ＣＯより
“′Ｈ″”が出力されるものとする。また端子丁■が“
Ｌ”のときクロック入力の立上りによりプリセット端子
Ｐ。−Ｐ３に入力されている値がカウント初期値として
カウンタにセットされる。フリップフロップ３０の反転
出力頁は第１のカウンタ３２のイネーブル端子ＥＮに接
続されており、第１のカウンタ３２の出力ＣＯは第２の
カウンタのイネーブル端子ＥＮに接続されている。
ータ転送速度自動認識装置は、スタートビットの立ち上
がりを検出するフリップフロップ３０、ＮＯＲゲート３
１、及びカウンタ３２〜３４からなっている。カウンタ
３２〜３４は１６進カウンタとし、端子ＥＮ及びＬＤ大
入力ＨＩ＋の時端子ＣＬＫにクロックの立上りが入力さ
れるたびにカウントアツプを行い、カウント値が“１５
゛になったとき端子ＥＮが“Ｈ”であれば端子ＣＯより
“′Ｈ″”が出力されるものとする。また端子丁■が“
Ｌ”のときクロック入力の立上りによりプリセット端子
Ｐ。−Ｐ３に入力されている値がカウント初期値として
カウンタにセットされる。フリップフロップ３０の反転
出力頁は第１のカウンタ３２のイネーブル端子ＥＮに接
続されており、第１のカウンタ３２の出力ＣＯは第２の
カウンタのイネーブル端子ＥＮに接続されている。
第２のカウンタの出力ＣＯは第３のカウンタのイネーブ
ル端子ＥＮに接続されている。
ル端子ＥＮに接続されている。
カウンタ３２〜３４のクロック端子ＣＬＫには３．０７
２ＭＨｚのクロックが共通人力されている。フリップフ
ロップ３０の反転出力頁が“Ｈ”でＲＤが”Ｌ゛の時カ
ウンタ３２〜３４はクロック入力に同期してカウント動
作を行う。カウンタ３２．３３には各々カウント初期値
がセットされており、クロックの立上りが６０回入力さ
れるとカウンタ３３の端子ＣＯからクロック−周期分の
”Ｈ”が出力される。これはカウンタ３４の端子ＥＮ及
びＮ０Ｒ３１を通して反転された信号がカウンタ３２，
３３の端子ＬＤに人力されており、６１回目のクロック
立上りが入力されると同時にカウンタ３４はカウントア
ツプ１、カウンタ３２゜３３にはカウント初期値がセッ
トされる。この構成により、第３のカウンタ３４の出力
の周期は３．０７２ＭＨｚを１２２分周した３９．７１
μｓとなっており、上記のカウンタ周期の条件を満足し
ている。
２ＭＨｚのクロックが共通人力されている。フリップフ
ロップ３０の反転出力頁が“Ｈ”でＲＤが”Ｌ゛の時カ
ウンタ３２〜３４はクロック入力に同期してカウント動
作を行う。カウンタ３２．３３には各々カウント初期値
がセットされており、クロックの立上りが６０回入力さ
れるとカウンタ３３の端子ＣＯからクロック−周期分の
”Ｈ”が出力される。これはカウンタ３４の端子ＥＮ及
びＮ０Ｒ３１を通して反転された信号がカウンタ３２，
３３の端子ＬＤに人力されており、６１回目のクロック
立上りが入力されると同時にカウンタ３４はカウントア
ツプ１、カウンタ３２゜３３にはカウント初期値がセッ
トされる。この構成により、第３のカウンタ３４の出力
の周期は３．０７２ＭＨｚを１２２分周した３９．７１
μｓとなっており、上記のカウンタ周期の条件を満足し
ている。
第４図は第３図の装置の動作説明用タイムチャートであ
る。
る。
第３図及び第４図において、受信データＲＤの受信前は
、ＣＰＵからリセット信号Ｒ３Ｔがフリップフロップ３
０及び第３のカウンタ３４のリセット端子Ｒ３Ｔに与え
られている。又、受信前はＲＤのレベルはＨＩ＋なので
、第１のカウンタ３２及び第２のカウンタ３３のデータ
ロード端子ＬＤは“Ｌルベルであり、上述の如く第１の
カウンタ３２には“３″が、第２のカウンタ３３には１
２“がロードされている。
、ＣＰＵからリセット信号Ｒ３Ｔがフリップフロップ３
０及び第３のカウンタ３４のリセット端子Ｒ３Ｔに与え
られている。又、受信前はＲＤのレベルはＨＩ＋なので
、第１のカウンタ３２及び第２のカウンタ３３のデータ
ロード端子ＬＤは“Ｌルベルであり、上述の如く第１の
カウンタ３２には“３″が、第２のカウンタ３３には１
２“がロードされている。
接続相手より、スタートビットの次のビットが“１′′
となるキャラクタが送られてくると、スタートビットが
立ち下がることにより、受信データＲＤが立ち下がり、
ＮＯＲ３１の出力が°°Ｈ゛となり、カウンタ３２，３
３はカウント動作を開始する。
となるキャラクタが送られてくると、スタートビットが
立ち下がることにより、受信データＲＤが立ち下がり、
ＮＯＲ３１の出力が°°Ｈ゛となり、カウンタ３２，３
３はカウント動作を開始する。
ＲＤが“Ｌ”になってから６０回クロックが入力される
とカウンタ３２及び３３のカウント値は共に“１５″″
となりカウンタ３３の端子Ｃ−〇−からＨ″′が出力さ
れる。この出力はカウンタ３４の端子ＥＮ及びＮ０Ｒ３
１を通じてカウンタ３２゜３３の端子ＴＩＩＴに接続さ
れており６１回目のクロックが入力されるとカウンタ３
４は一つカランＩ・アップしカウンタ３２，３３にはカ
ウント初期値が設定され上記の動作を繰返す。
とカウンタ３２及び３３のカウント値は共に“１５″″
となりカウンタ３３の端子Ｃ−〇−からＨ″′が出力さ
れる。この出力はカウンタ３４の端子ＥＮ及びＮ０Ｒ３
１を通じてカウンタ３２゜３３の端子ＴＩＩＴに接続さ
れており６１回目のクロックが入力されるとカウンタ３
４は一つカランＩ・アップしカウンタ３２，３３にはカ
ウント初期値が設定され上記の動作を繰返す。
この様にしてカウンタ３４は３．０７２ＭＨｚのクロッ
クの６１周期毎に一つカウントアツプするので、その結
果カウンタ３４は３．０７２Ｍクロックを１２２分周し
た周期３９．７１μｓで出力Ｄｏを出力する。またＤｏ
を１／２．１／４゜１／８分周した出力Ｄ＋ 、Ｄ２．
Ｄ３を出力する。
クの６１周期毎に一つカウントアツプするので、その結
果カウンタ３４は３．０７２Ｍクロックを１２２分周し
た周期３９．７１μｓで出力Ｄｏを出力する。またＤｏ
を１／２．１／４゜１／８分周した出力Ｄ＋ 、Ｄ２．
Ｄ３を出力する。
スタートビットが立ち上がるとフリップフロップ３０の
反転出力頁は、“′Ｈルベルから“Ｌ”レベルに変わる
ので、カウンタ３２，３３．３４のイネーブル端子ＥＮ
が“Ｌ″”レベルに固定され、それにより、カウンタ３
２，３３．３４のカウント動作は停止する。又、これと
同時に、フリップフロップ３０の非反転出力Ｑが゛Ｌ″
レベルから゛Ｉ］”レベルに切り替わり、この非反転出
力ＱがＣＰＵに対する割り込み信号となる。
反転出力頁は、“′Ｈルベルから“Ｌ”レベルに変わる
ので、カウンタ３２，３３．３４のイネーブル端子ＥＮ
が“Ｌ″”レベルに固定され、それにより、カウンタ３
２，３３．３４のカウント動作は停止する。又、これと
同時に、フリップフロップ３０の非反転出力Ｑが゛Ｌ″
レベルから゛Ｉ］”レベルに切り替わり、この非反転出
力ＱがＣＰＵに対する割り込み信号となる。
第５図は第４図のり。−Ｄ２の時間軸を短縮して示した
図であり、受信データＲＤのボーレートが７．２Ｋｂｐ
ｓで偏差＋２％である場合が示されている。即ち、スタ
ートビットの立ち上がり時における第３のカウンタ３４
のカウント値が１１１であり、これは、表２かられかる
ように、ＤｚＤ＋が１１なので受信データＲＤの速度は
１／２ＢＲＡＴＥＢである。本実施例では、ＢＲＡＴＥ
Ｂは１４．４Ｋｂｐｓなので、第５図の例では受信デー
タＲＤのデータ速度は７，２Ｋｂｐｓである。各ボーレ
ートの検出範囲は、図示の如く、スタートビットの立ち
上がり時に第３のカウンタ３４の出力］）２Ｄ、Ｄｏが
０１０であればデータ速度は１９．２Ｋｂｐｓ、０１１
であればデータ速度は１４．４Ｋｂｐｓ、１００，１０
１であればデータ速度は７．２Ｋｂｐｓとなる。各ボー
レートのスタートビットの立ち上がりタイミングの許容
偏差は±１２．５％以上である。
図であり、受信データＲＤのボーレートが７．２Ｋｂｐ
ｓで偏差＋２％である場合が示されている。即ち、スタ
ートビットの立ち上がり時における第３のカウンタ３４
のカウント値が１１１であり、これは、表２かられかる
ように、ＤｚＤ＋が１１なので受信データＲＤの速度は
１／２ＢＲＡＴＥＢである。本実施例では、ＢＲＡＴＥ
Ｂは１４．４Ｋｂｐｓなので、第５図の例では受信デー
タＲＤのデータ速度は７，２Ｋｂｐｓである。各ボーレ
ートの検出範囲は、図示の如く、スタートビットの立ち
上がり時に第３のカウンタ３４の出力］）２Ｄ、Ｄｏが
０１０であればデータ速度は１９．２Ｋｂｐｓ、０１１
であればデータ速度は１４．４Ｋｂｐｓ、１００，１０
１であればデータ速度は７．２Ｋｂｐｓとなる。各ボー
レートのスタートビットの立ち上がりタイミングの許容
偏差は±１２．５％以上である。
第６図はフリップフロップ３０の出力Ｑによる割り込み
を受けたＣＰＵに、よるボーレート決定方法を示すフロ
ーチャートである。
を受けたＣＰＵに、よるボーレート決定方法を示すフロ
ーチャートである。
同図において、ＣＰＵば割り込み信号を検出すると、カ
ウンタ３４の出力を読み込む（ステップ６１．６２）。
ウンタ３４の出力を読み込む（ステップ６１．６２）。
Ｄ２が０でり、が０ならばボーレートが１９．２Ｋｂｐ
ｓ以上と判定される（ステップ６３．６４．６５）。
ｓ以上と判定される（ステップ６３．６４．６５）。
Ｄ２．Ｄｏが０でＤｌが１のときボーレートは１９．２
Ｋｂｐｓと判定される（ステップ６３゜６４．６６．６
７）。
Ｋｂｐｓと判定される（ステップ６３゜６４．６６．６
７）。
Ｄ２がＯで１）＋、Ｄｏが１のときはボーレートは１４
．４Ｋｂｐｓと判定される（ステップ６３゜６４．６６
．６８）。
．４Ｋｂｐｓと判定される（ステップ６３゜６４．６６
．６８）。
Ｄ２が１でＤｌがＯならばボーレートが９，６Ｋｂｐｓ
と判定される（ステップ６３．６９゜７０）。
と判定される（ステップ６３．６９゜７０）。
Ｄ２が１でＤｌが１ならばボーレートが７．２Ｋｂｐｓ
と判定される（ステップ６３．７１）。
と判定される（ステップ６３．７１）。
第６図の処理は、ファームウェアにより実現できる。
第７図は２系列４速度（１９，２に、９．６Ｋ。
４．８に、２．４Ｋ）を認識可能な装置の実施例を示す
ブロック図である。
ブロック図である。
本実施例では、スタートビット長の偏差が±１２．５％
以内ならボーレートの認識が保証されるようにするため
カウンタの周期′Ｆを下記の表４式より求める。
以内ならボーレートの認識が保証されるようにするため
カウンタの周期′Ｆを下記の表４式より求める。
表４
ＢＲＡＴＥＡ＝１９．２Ｋｂｐｓとおき計算すると周期
Ｔは５Ｂ、６ｕｓから９１．１４μｓの範囲となり、こ
の範囲の周期を実現するために、図示の如く３個のカウ
ンタ３２ａ、３３ａ、３４ａを用いて、３．０７２ＭＨ
ｚのクロックを２４０分周した７８．１２μｓの周期を
カウンタ３４ａの出力に得ている。
Ｔは５Ｂ、６ｕｓから９１．１４μｓの範囲となり、こ
の範囲の周期を実現するために、図示の如く３個のカウ
ンタ３２ａ、３３ａ、３４ａを用いて、３．０７２ＭＨ
ｚのクロックを２４０分周した７８．１２μｓの周期を
カウンタ３４ａの出力に得ている。
第８図は、第７図の装置の動作を説明するタイムチヤー
ドである。同図において、受信データＲＤのボーレート
が２，４Ｋｂｐｓで偏差が一４％である場合が示されて
いる。第３のカウンタ３４ａの周期が７８．１２μｓで
ある点を除き、第７図の装置の動作は第４図のそれと同
様であり、説明を省略する。
ドである。同図において、受信データＲＤのボーレート
が２，４Ｋｂｐｓで偏差が一４％である場合が示されて
いる。第３のカウンタ３４ａの周期が７８．１２μｓで
ある点を除き、第７図の装置の動作は第４図のそれと同
様であり、説明を省略する。
第９図はフリップフロップ３０ａの出力Ｑによる割り込
みを受けたＣＰＵによるボーレート決定方法を示すフロ
ーチャートである。
みを受けたＣＰＵによるボーレート決定方法を示すフロ
ーチャートである。
同図において、ＣＰＵは割り込み信号を検出すると、カ
ウンタ３４の出力を読み込む（ステップ９１．９２）。
ウンタ３４の出力を読み込む（ステップ９１．９２）。
Ｄ３が１であればボーレートば２．４Ｋｂｐｓと判定さ
れる（ステップ９３．９４）。
れる（ステップ９３．９４）。
Ｄ３が０でＤ２が１であればボーレートは４．８Ｋｂｐ
ｓと判定される（ステップ９３゜９５．９６）。
ｓと判定される（ステップ９３゜９５．９６）。
Ｄ３がＯでＤ２が０でＤｌが１ならばボーレートが９．
６Ｋｂｐｓと判定される（ステップ９３゜９５．９７．
９８）。
６Ｋｂｐｓと判定される（ステップ９３゜９５．９７．
９８）。
Ｄ３．Ｄ２ 、ＤＩがすべて０でり。が１のときはボー
レートは１９．２Ｋｂｐｓと判定される（ステップ９３
，９５．９７，９９，１００）。
レートは１９．２Ｋｂｐｓと判定される（ステップ９３
，９５．９７，９９，１００）。
Ｄ３ 、Ｄ２．ＤＩ、Ｄｏが全て０のときはボーレート
は１９．２Ｋｂｐｓより大と判定される。
は１９．２Ｋｂｐｓより大と判定される。
〔発明の効果］
以上説明したように、本発明によれば、受信データの速
度を人手を介さずに自動的に認識できるので、送信デー
タ速度の自動的設定が可能になり、データ転送方式にお
ける、操作性が向上する。
度を人手を介さずに自動的に認識できるので、送信デー
タ速度の自動的設定が可能になり、データ転送方式にお
ける、操作性が向上する。
第１図は本発明の原理ブロック図、
第２図は第１図の原理の作用説明図、
第３図は本発明の一実施例のブロック図、第４図は第３
図の装置の動作説明用タイムチャート、 第５図は第４図の動作説明用タイムチャートの詳細を示
すタイムチャート、 第６図は第３図の実施例において、ＣＰＵによるボーレ
ート決定方法を説明するフローチャート、第７図は本発
明の第二の実施例を示すブロック図、 第８図は第７図の装置の動作説明用タイムチャート、 第９図は第７図の実施例において、ＣＰ’ Ｕによるボ
ーレート決定方法を説明するフローチャートである。 図において、１・・・インバータ、２・・・フリップフ
ロップ、３・・・カウンタ、４・・・ラッチ手段、３０
・・・フリップフロップ、３１・・・ＮＯＲゲート ３
２・・・第１のカウンタ、３３・・・第２のカウンタ、
３４・・・第３のカウンタである。
図の装置の動作説明用タイムチャート、 第５図は第４図の動作説明用タイムチャートの詳細を示
すタイムチャート、 第６図は第３図の実施例において、ＣＰＵによるボーレ
ート決定方法を説明するフローチャート、第７図は本発
明の第二の実施例を示すブロック図、 第８図は第７図の装置の動作説明用タイムチャート、 第９図は第７図の実施例において、ＣＰ’ Ｕによるボ
ーレート決定方法を説明するフローチャートである。 図において、１・・・インバータ、２・・・フリップフ
ロップ、３・・・カウンタ、４・・・ラッチ手段、３０
・・・フリップフロップ、３１・・・ＮＯＲゲート ３
２・・・第１のカウンタ、３３・・・第２のカウンタ、
３４・・・第３のカウンタである。
Claims (1)
- 【特許請求の範囲】 １、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“１”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、該カウンタの計数値により該データの転送速
度を認識するようにしたデータ転送速度自動認識方式。 ２、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“１”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、受信データの最高速ボーレートをＢＲＡＴＥ
Ａとし、該スタートビットの長さの偏差をα％（α＝０
含む）としたとき、該カウンタのカウント周期Ｔを（１
＋α／１００）／ＢＲＡＴＥＡ＜Ｔ＜２（１−α／１０
０）／ＢＲＡＴＥＡとし、 該スタートビットの受信開始と同時に該周期Ｔで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、ＢＲＡＴ
ＥＡ×２＾−＾ｎ（ｎ＝０、１、２、．．．）で表され
る一系列の速度のいずれであるかを認識するようにした
データ転送速度自動認識方式。 ３、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“１”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、受信データの最高速ボーレートをＢＲＡＴＥ
ＡまたＢＲＡＴＥＢをＢＲＡＴＥＡの２／３〜３／４倍
のボーレートとし、該スタートビットの長さの偏差をα
％（α＝０含む）としたとき、該カウンタのカウント周
期Ｔを （１＋α／１００）／２・ＢＲＡＴＥＢ＜Ｔ＜２（１−
α／１００）／１．５・ＢＲＡＴＥＢとし、 該スタートビットの受信開始と同時に該周期Ｔで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、ＢＲＡＴ
ＥＡ×２＾−＾ｎ（ｎ＝０、１、２、．．．）で表され
る一系列の速度及びＢＲＡＴＥＡの２／３から３／４倍
の最高速度ＢＲＡＴＥＢのＢＲＡＴＥＢ×２＾−＾ｎで
表され他の一系列の速度のいずれであるかを認識するよ
うにしたデータ転送速度自動認識方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134498A JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134498A JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01305644A true JPH01305644A (ja) | 1989-12-08 |
| JPH0821968B2 JPH0821968B2 (ja) | 1996-03-04 |
Family
ID=15129728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134498A Expired - Fee Related JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821968B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
| CN114006842A (zh) * | 2021-10-29 | 2022-02-01 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789361A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Asynchronous communication system |
-
1988
- 1988-06-02 JP JP63134498A patent/JPH0821968B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5789361A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Asynchronous communication system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
| CN114006842A (zh) * | 2021-10-29 | 2022-02-01 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
| CN114006842B (zh) * | 2021-10-29 | 2023-03-10 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821968B2 (ja) | 1996-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |