JPH01305644A - データ転送速度自動認識方式 - Google Patents
データ転送速度自動認識方式Info
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- JPH01305644A JPH01305644A JP63134498A JP13449888A JPH01305644A JP H01305644 A JPH01305644 A JP H01305644A JP 63134498 A JP63134498 A JP 63134498A JP 13449888 A JP13449888 A JP 13449888A JP H01305644 A JPH01305644 A JP H01305644A
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- 238000000034 method Methods 0.000 title claims description 18
- 238000012546 transfer Methods 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 10
- 230000000630 rising effect Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
調歩同期方式によりシリアルデータを送受信するデータ
転送方式におけるデータ転送速度自動認識方式に関し、 受信データの速度を自動的に認識することにより、送信
データ速度の自動的設定を可能にすることを目的とし、 相手装置からスタートビットの次のビットが常に°1′
となるデータを送信してもらい、該スタートビットの長
さを計数するカウンタを設け、該カウンタの計数値によ
り該データの転送速度を認識するように構成する。
転送方式におけるデータ転送速度自動認識方式に関し、 受信データの速度を自動的に認識することにより、送信
データ速度の自動的設定を可能にすることを目的とし、 相手装置からスタートビットの次のビットが常に°1′
となるデータを送信してもらい、該スタートビットの長
さを計数するカウンタを設け、該カウンタの計数値によ
り該データの転送速度を認識するように構成する。
(産業上の利用分野〕
本発明は、調歩同期方式によりシリアルデータを送受信
するデータ転送方式におけるデータ転送速度自動認識方
式に関する。
するデータ転送方式におけるデータ転送速度自動認識方
式に関する。
従来、調歩同期方式により通信を行う端末、モデム等で
は、端末−モデム間のデータにクロックが含まれていな
いので、接続される相手装置のデータ速度を人手により
認識し、その認識速度に対応してスイッチ、キーボード
等により自装置からの送信データ速度を設定していた。
は、端末−モデム間のデータにクロックが含まれていな
いので、接続される相手装置のデータ速度を人手により
認識し、その認識速度に対応してスイッチ、キーボード
等により自装置からの送信データ速度を設定していた。
上記の従来方式によれば、相手装置が変わって速度が変
化する度に、人手が介在し、操作が煩雑であるという問
題がある。
化する度に、人手が介在し、操作が煩雑であるという問
題がある。
本発明の目的は、調歩同期方式によりシリアルデータを
送受信するデータ転送方式において、受信データの速度
を自動的に認識することにより、送信データ速度の自動
的設定を可能にすることにある。
送受信するデータ転送方式において、受信データの速度
を自動的に認識することにより、送信データ速度の自動
的設定を可能にすることにある。
第1図は本発明の原理ブロック図である。
同図において、調歩同期方式によりシリアルデータを送
受信するデータ転送方式の受信装置の入力部が示されて
いる。この受信装置は、相手装置からスタートビットの
次のビットが常に°゛1”となるデータRDを受信する
。カウンタ3は、スタートピントの長さを計数する。こ
の計数値により、受信データの転送速度を認識すること
ができる。
受信するデータ転送方式の受信装置の入力部が示されて
いる。この受信装置は、相手装置からスタートビットの
次のビットが常に°゛1”となるデータRDを受信する
。カウンタ3は、スタートピントの長さを計数する。こ
の計数値により、受信データの転送速度を認識すること
ができる。
本発明の一態様によれば、受信データの最高速ボーレー
トをBRATEAとしたとき、カウンタ3のカウント周
期Tを とし、 スタートビットの受信開始と同時に周期Tでカウンタ3
を動作させ、スタートビットの終了と同時にカウンタ3
の計数値をラッチ手段4によりラッチし、ラッチされた
計数値により、データの転送速度が、B RA T E
A X 2−’ (n=0.L2.、、、)で表され
る一系列の速度のいずれであるかが認識される。
トをBRATEAとしたとき、カウンタ3のカウント周
期Tを とし、 スタートビットの受信開始と同時に周期Tでカウンタ3
を動作させ、スタートビットの終了と同時にカウンタ3
の計数値をラッチ手段4によりラッチし、ラッチされた
計数値により、データの転送速度が、B RA T E
A X 2−’ (n=0.L2.、、、)で表され
る一系列の速度のいずれであるかが認識される。
本発明の他の態様によれば、受信データの最高速ボーレ
ートをBRATEAとし、またf3RATEBの2/3
〜3/4倍のボーレートとしたとき、該カウンタのカウ
ント周期Tを とし、 該スタートビットの受信開始と同時に該周期Tで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、BRAT
EAX2−’ (n=0.1゜2、、、、)で表される
一系列の速度及びBRATEAの2/3〜3/4倍の最
高速度B RA T E BのBRATEBX2−”で
表され他の一系列の速度のいずれであるかを認識する。
ートをBRATEAとし、またf3RATEBの2/3
〜3/4倍のボーレートとしたとき、該カウンタのカウ
ント周期Tを とし、 該スタートビットの受信開始と同時に該周期Tで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、BRAT
EAX2−’ (n=0.1゜2、、、、)で表される
一系列の速度及びBRATEAの2/3〜3/4倍の最
高速度B RA T E BのBRATEBX2−”で
表され他の一系列の速度のいずれであるかを認識する。
〔作 用]
第2図は第1図の原理の作用説明図である。
受信データRDの受信前は、リセット信号R3Tにより
、フリップフロップ2はリセットされているので、その
出力Qは“0゛°である。受信データRDのスタートビ
ットの立ら下がりにより、インバータ1を介してフリッ
プフロップ2のクロック入力が°“ピとなり、出力Qは
“ピとなる。
、フリップフロップ2はリセットされているので、その
出力Qは“0゛°である。受信データRDのスタートビ
ットの立ら下がりにより、インバータ1を介してフリッ
プフロップ2のクロック入力が°“ピとなり、出力Qは
“ピとなる。
これにより、カウンタ3がイネーブルとなり、計数を開
始する。スタートビットが立ち上がると、ラッチ回路4
がトリガされてカウンタ3のその時の値をラッチする。
始する。スタートビットが立ち上がると、ラッチ回路4
がトリガされてカウンタ3のその時の値をラッチする。
受信装置内部のCPUはこの計数値を分析して受信デー
タ速度を算出する。そしてこの算出速度で相手装置にデ
ータを送るようにすればよい。
タ速度を算出する。そしてこの算出速度で相手装置にデ
ータを送るようにすればよい。
ボーレートBRATEAを最高速ボーレートとする一系
列のみ検出する場合は、カウンタ3のカウント周期Tは
上記第1式で求められ、ラッチ回路4にラッチされたカ
ウント値によって、受信データのボーレートは下記の表
1に基づいて認識される。
列のみ検出する場合は、カウンタ3のカウント周期Tは
上記第1式で求められ、ラッチ回路4にラッチされたカ
ウント値によって、受信データのボーレートは下記の表
1に基づいて認識される。
表 1
即ち、カウンタ3の第1ピツ1〜C0UNTOが“1′
のときは、受信ボーレートはBRATEAであり、第2
ビツトC0UNT1が“1”のときは、受信ボーレート
は1/2 BRATEAであり、第3ビツトC0UNT
2が“1”″のときは、受信ボーレートは1/4BRA
TEAであり、第4ビツトC0UNT3が°“1′”の
ときは、受信ボーレートは1/8BRATEAである。
のときは、受信ボーレートはBRATEAであり、第2
ビツトC0UNT1が“1”のときは、受信ボーレート
は1/2 BRATEAであり、第3ビツトC0UNT
2が“1”″のときは、受信ボーレートは1/4BRA
TEAであり、第4ビツトC0UNT3が°“1′”の
ときは、受信ボーレートは1/8BRATEAである。
ボーレートB RA T E Aを最高速ボーレートと
する一系列とボーレートBRATEAの2/3から3/
4を最高速ボーレートBRATEBとする他の系列の二
基列を検出する場合は、カウンタ3のカウント周期Tは
上記第2の式で求められ、ラッチ回路4にラッチされた
カウント値によって、受信データのボーレートは下記の
表2に基づいて認識される。
する一系列とボーレートBRATEAの2/3から3/
4を最高速ボーレートBRATEBとする他の系列の二
基列を検出する場合は、カウンタ3のカウント周期Tは
上記第2の式で求められ、ラッチ回路4にラッチされた
カウント値によって、受信データのボーレートは下記の
表2に基づいて認識される。
表 2
*注 モBRATEA以下省略
即ち、カウンタ3の第2ビツトC0UNTIが“′1°
°のときは、受信ボーレートはBRATEAであり、第
1ビツト及び第2ビツトC0tJNT1が“1′のとき
は、受信ボーレートはB RA T EBであり、第3
ビツトC0UNT2が″1 ”のときは、受信ボーレー
トは1/2B’RATEAであり、第2ビツトC0UN
TI及び第3ビツトC0UNT2が“1″′のときは、
受信ボーレートは1/2BRATEBである。
°のときは、受信ボーレートはBRATEAであり、第
1ビツト及び第2ビツトC0tJNT1が“1′のとき
は、受信ボーレートはB RA T EBであり、第3
ビツトC0UNT2が″1 ”のときは、受信ボーレー
トは1/2B’RATEAであり、第2ビツトC0UN
TI及び第3ビツトC0UNT2が“1″′のときは、
受信ボーレートは1/2BRATEBである。
こうして自動的に認識された受信ボーレートと同一デー
タで相手装置に送信することにより、相手装置の通信速
度の如何にかかわらす、必要なデータ速度が自動的に設
定可能され、データの相互転送が可能となる。
タで相手装置に送信することにより、相手装置の通信速
度の如何にかかわらす、必要なデータ速度が自動的に設
定可能され、データの相互転送が可能となる。
第3図は本発明の一実施例によるデータ転送速度自動認
識装置を示すブロック図である。
識装置を示すブロック図である。
本実施例においては、2系列4速度(BRATEA=1
9.2にとその1/2 の9.6に、及びBRATEB
=14.4にとその1/2の7.2K)中のいずれかを
認識可能な例を示す。
9.2にとその1/2 の9.6に、及びBRATEB
=14.4にとその1/2の7.2K)中のいずれかを
認識可能な例を示す。
スタートビット長の偏差が12.5%以内ならボーレー
トの認識が保証されるようにするため、カウンタの周期
を下記の表3の弐より求める。
トの認識が保証されるようにするため、カウンタの周期
を下記の表3の弐より求める。
表3
BRATEB=14.4にとおき計算すると、周期Tは
39.07μsから40.50μsの範囲となる。
39.07μsから40.50μsの範囲となる。
この範囲の周期Tを実現するために、第3図におけるデ
ータ転送速度自動認識装置は、スタートビットの立ち上
がりを検出するフリップフロップ30、NORゲート3
1、及びカウンタ32〜34からなっている。カウンタ
32〜34は16進カウンタとし、端子EN及びLD大
入力HI+の時端子CLKにクロックの立上りが入力さ
れるたびにカウントアツプを行い、カウント値が“15
゛になったとき端子ENが“H”であれば端子COより
“′H″”が出力されるものとする。また端子丁■が“
L”のときクロック入力の立上りによりプリセット端子
P。−P3に入力されている値がカウント初期値として
カウンタにセットされる。フリップフロップ30の反転
出力頁は第1のカウンタ32のイネーブル端子ENに接
続されており、第1のカウンタ32の出力COは第2の
カウンタのイネーブル端子ENに接続されている。
ータ転送速度自動認識装置は、スタートビットの立ち上
がりを検出するフリップフロップ30、NORゲート3
1、及びカウンタ32〜34からなっている。カウンタ
32〜34は16進カウンタとし、端子EN及びLD大
入力HI+の時端子CLKにクロックの立上りが入力さ
れるたびにカウントアツプを行い、カウント値が“15
゛になったとき端子ENが“H”であれば端子COより
“′H″”が出力されるものとする。また端子丁■が“
L”のときクロック入力の立上りによりプリセット端子
P。−P3に入力されている値がカウント初期値として
カウンタにセットされる。フリップフロップ30の反転
出力頁は第1のカウンタ32のイネーブル端子ENに接
続されており、第1のカウンタ32の出力COは第2の
カウンタのイネーブル端子ENに接続されている。
第2のカウンタの出力COは第3のカウンタのイネーブ
ル端子ENに接続されている。
ル端子ENに接続されている。
カウンタ32〜34のクロック端子CLKには3.07
2MHzのクロックが共通人力されている。フリップフ
ロップ30の反転出力頁が“H”でRDが”L゛の時カ
ウンタ32〜34はクロック入力に同期してカウント動
作を行う。カウンタ32.33には各々カウント初期値
がセットされており、クロックの立上りが60回入力さ
れるとカウンタ33の端子COからクロック−周期分の
”H”が出力される。これはカウンタ34の端子EN及
びN0R31を通して反転された信号がカウンタ32,
33の端子LDに人力されており、61回目のクロック
立上りが入力されると同時にカウンタ34はカウントア
ツプ1、カウンタ32゜33にはカウント初期値がセッ
トされる。この構成により、第3のカウンタ34の出力
の周期は3.072MHzを122分周した39.71
μsとなっており、上記のカウンタ周期の条件を満足し
ている。
2MHzのクロックが共通人力されている。フリップフ
ロップ30の反転出力頁が“H”でRDが”L゛の時カ
ウンタ32〜34はクロック入力に同期してカウント動
作を行う。カウンタ32.33には各々カウント初期値
がセットされており、クロックの立上りが60回入力さ
れるとカウンタ33の端子COからクロック−周期分の
”H”が出力される。これはカウンタ34の端子EN及
びN0R31を通して反転された信号がカウンタ32,
33の端子LDに人力されており、61回目のクロック
立上りが入力されると同時にカウンタ34はカウントア
ツプ1、カウンタ32゜33にはカウント初期値がセッ
トされる。この構成により、第3のカウンタ34の出力
の周期は3.072MHzを122分周した39.71
μsとなっており、上記のカウンタ周期の条件を満足し
ている。
第4図は第3図の装置の動作説明用タイムチャートであ
る。
る。
第3図及び第4図において、受信データRDの受信前は
、CPUからリセット信号R3Tがフリップフロップ3
0及び第3のカウンタ34のリセット端子R3Tに与え
られている。又、受信前はRDのレベルはHI+なので
、第1のカウンタ32及び第2のカウンタ33のデータ
ロード端子LDは“Lルベルであり、上述の如く第1の
カウンタ32には“3″が、第2のカウンタ33には1
2“がロードされている。
、CPUからリセット信号R3Tがフリップフロップ3
0及び第3のカウンタ34のリセット端子R3Tに与え
られている。又、受信前はRDのレベルはHI+なので
、第1のカウンタ32及び第2のカウンタ33のデータ
ロード端子LDは“Lルベルであり、上述の如く第1の
カウンタ32には“3″が、第2のカウンタ33には1
2“がロードされている。
接続相手より、スタートビットの次のビットが“1′′
となるキャラクタが送られてくると、スタートビットが
立ち下がることにより、受信データRDが立ち下がり、
NOR31の出力が°°H゛となり、カウンタ32,3
3はカウント動作を開始する。
となるキャラクタが送られてくると、スタートビットが
立ち下がることにより、受信データRDが立ち下がり、
NOR31の出力が°°H゛となり、カウンタ32,3
3はカウント動作を開始する。
RDが“L”になってから60回クロックが入力される
とカウンタ32及び33のカウント値は共に“15″″
となりカウンタ33の端子C−〇−からH″′が出力さ
れる。この出力はカウンタ34の端子EN及びN0R3
1を通じてカウンタ32゜33の端子TIITに接続さ
れており61回目のクロックが入力されるとカウンタ3
4は一つカランI・アップしカウンタ32,33にはカ
ウント初期値が設定され上記の動作を繰返す。
とカウンタ32及び33のカウント値は共に“15″″
となりカウンタ33の端子C−〇−からH″′が出力さ
れる。この出力はカウンタ34の端子EN及びN0R3
1を通じてカウンタ32゜33の端子TIITに接続さ
れており61回目のクロックが入力されるとカウンタ3
4は一つカランI・アップしカウンタ32,33にはカ
ウント初期値が設定され上記の動作を繰返す。
この様にしてカウンタ34は3.072MHzのクロッ
クの61周期毎に一つカウントアツプするので、その結
果カウンタ34は3.072Mクロックを122分周し
た周期39.71μsで出力Doを出力する。またDo
を1/2.1/4゜1/8分周した出力D+ 、D2.
D3を出力する。
クの61周期毎に一つカウントアツプするので、その結
果カウンタ34は3.072Mクロックを122分周し
た周期39.71μsで出力Doを出力する。またDo
を1/2.1/4゜1/8分周した出力D+ 、D2.
D3を出力する。
スタートビットが立ち上がるとフリップフロップ30の
反転出力頁は、“′Hルベルから“L”レベルに変わる
ので、カウンタ32,33.34のイネーブル端子EN
が“L″”レベルに固定され、それにより、カウンタ3
2,33.34のカウント動作は停止する。又、これと
同時に、フリップフロップ30の非反転出力Qが゛L″
レベルから゛I]”レベルに切り替わり、この非反転出
力QがCPUに対する割り込み信号となる。
反転出力頁は、“′Hルベルから“L”レベルに変わる
ので、カウンタ32,33.34のイネーブル端子EN
が“L″”レベルに固定され、それにより、カウンタ3
2,33.34のカウント動作は停止する。又、これと
同時に、フリップフロップ30の非反転出力Qが゛L″
レベルから゛I]”レベルに切り替わり、この非反転出
力QがCPUに対する割り込み信号となる。
第5図は第4図のり。−D2の時間軸を短縮して示した
図であり、受信データRDのボーレートが7.2Kbp
sで偏差+2%である場合が示されている。即ち、スタ
ートビットの立ち上がり時における第3のカウンタ34
のカウント値が111であり、これは、表2かられかる
ように、DzD+が11なので受信データRDの速度は
1/2BRATEBである。本実施例では、BRATE
Bは14.4Kbpsなので、第5図の例では受信デー
タRDのデータ速度は7,2Kbpsである。各ボーレ
ートの検出範囲は、図示の如く、スタートビットの立ち
上がり時に第3のカウンタ34の出力])2D、Doが
010であればデータ速度は19.2Kbps、011
であればデータ速度は14.4Kbps、100,10
1であればデータ速度は7.2Kbpsとなる。各ボー
レートのスタートビットの立ち上がりタイミングの許容
偏差は±12.5%以上である。
図であり、受信データRDのボーレートが7.2Kbp
sで偏差+2%である場合が示されている。即ち、スタ
ートビットの立ち上がり時における第3のカウンタ34
のカウント値が111であり、これは、表2かられかる
ように、DzD+が11なので受信データRDの速度は
1/2BRATEBである。本実施例では、BRATE
Bは14.4Kbpsなので、第5図の例では受信デー
タRDのデータ速度は7,2Kbpsである。各ボーレ
ートの検出範囲は、図示の如く、スタートビットの立ち
上がり時に第3のカウンタ34の出力])2D、Doが
010であればデータ速度は19.2Kbps、011
であればデータ速度は14.4Kbps、100,10
1であればデータ速度は7.2Kbpsとなる。各ボー
レートのスタートビットの立ち上がりタイミングの許容
偏差は±12.5%以上である。
第6図はフリップフロップ30の出力Qによる割り込み
を受けたCPUに、よるボーレート決定方法を示すフロ
ーチャートである。
を受けたCPUに、よるボーレート決定方法を示すフロ
ーチャートである。
同図において、CPUば割り込み信号を検出すると、カ
ウンタ34の出力を読み込む(ステップ61.62)。
ウンタ34の出力を読み込む(ステップ61.62)。
D2が0でり、が0ならばボーレートが19.2Kbp
s以上と判定される(ステップ63.64.65)。
s以上と判定される(ステップ63.64.65)。
D2.Doが0でDlが1のときボーレートは19.2
Kbpsと判定される(ステップ63゜64.66.6
7)。
Kbpsと判定される(ステップ63゜64.66.6
7)。
D2がOで1)+、Doが1のときはボーレートは14
.4Kbpsと判定される(ステップ63゜64.66
.68)。
.4Kbpsと判定される(ステップ63゜64.66
.68)。
D2が1でDlがOならばボーレートが9,6Kbps
と判定される(ステップ63.69゜70)。
と判定される(ステップ63.69゜70)。
D2が1でDlが1ならばボーレートが7.2Kbps
と判定される(ステップ63.71)。
と判定される(ステップ63.71)。
第6図の処理は、ファームウェアにより実現できる。
第7図は2系列4速度(19,2に、9.6K。
4.8に、2.4K)を認識可能な装置の実施例を示す
ブロック図である。
ブロック図である。
本実施例では、スタートビット長の偏差が±12.5%
以内ならボーレートの認識が保証されるようにするため
カウンタの周期′Fを下記の表4式より求める。
以内ならボーレートの認識が保証されるようにするため
カウンタの周期′Fを下記の表4式より求める。
表4
BRATEA=19.2Kbpsとおき計算すると周期
Tは5B、6usから91.14μsの範囲となり、こ
の範囲の周期を実現するために、図示の如く3個のカウ
ンタ32a、33a、34aを用いて、3.072MH
zのクロックを240分周した78.12μsの周期を
カウンタ34aの出力に得ている。
Tは5B、6usから91.14μsの範囲となり、こ
の範囲の周期を実現するために、図示の如く3個のカウ
ンタ32a、33a、34aを用いて、3.072MH
zのクロックを240分周した78.12μsの周期を
カウンタ34aの出力に得ている。
第8図は、第7図の装置の動作を説明するタイムチヤー
ドである。同図において、受信データRDのボーレート
が2,4Kbpsで偏差が一4%である場合が示されて
いる。第3のカウンタ34aの周期が78.12μsで
ある点を除き、第7図の装置の動作は第4図のそれと同
様であり、説明を省略する。
ドである。同図において、受信データRDのボーレート
が2,4Kbpsで偏差が一4%である場合が示されて
いる。第3のカウンタ34aの周期が78.12μsで
ある点を除き、第7図の装置の動作は第4図のそれと同
様であり、説明を省略する。
第9図はフリップフロップ30aの出力Qによる割り込
みを受けたCPUによるボーレート決定方法を示すフロ
ーチャートである。
みを受けたCPUによるボーレート決定方法を示すフロ
ーチャートである。
同図において、CPUは割り込み信号を検出すると、カ
ウンタ34の出力を読み込む(ステップ91.92)。
ウンタ34の出力を読み込む(ステップ91.92)。
D3が1であればボーレートば2.4Kbpsと判定さ
れる(ステップ93.94)。
れる(ステップ93.94)。
D3が0でD2が1であればボーレートは4.8Kbp
sと判定される(ステップ93゜95.96)。
sと判定される(ステップ93゜95.96)。
D3がOでD2が0でDlが1ならばボーレートが9.
6Kbpsと判定される(ステップ93゜95.97.
98)。
6Kbpsと判定される(ステップ93゜95.97.
98)。
D3.D2 、DIがすべて0でり。が1のときはボー
レートは19.2Kbpsと判定される(ステップ93
,95.97,99,100)。
レートは19.2Kbpsと判定される(ステップ93
,95.97,99,100)。
D3 、D2.DI、Doが全て0のときはボーレート
は19.2Kbpsより大と判定される。
は19.2Kbpsより大と判定される。
〔発明の効果]
以上説明したように、本発明によれば、受信データの速
度を人手を介さずに自動的に認識できるので、送信デー
タ速度の自動的設定が可能になり、データ転送方式にお
ける、操作性が向上する。
度を人手を介さずに自動的に認識できるので、送信デー
タ速度の自動的設定が可能になり、データ転送方式にお
ける、操作性が向上する。
第1図は本発明の原理ブロック図、
第2図は第1図の原理の作用説明図、
第3図は本発明の一実施例のブロック図、第4図は第3
図の装置の動作説明用タイムチャート、 第5図は第4図の動作説明用タイムチャートの詳細を示
すタイムチャート、 第6図は第3図の実施例において、CPUによるボーレ
ート決定方法を説明するフローチャート、第7図は本発
明の第二の実施例を示すブロック図、 第8図は第7図の装置の動作説明用タイムチャート、 第9図は第7図の実施例において、CP’ Uによるボ
ーレート決定方法を説明するフローチャートである。 図において、1・・・インバータ、2・・・フリップフ
ロップ、3・・・カウンタ、4・・・ラッチ手段、30
・・・フリップフロップ、31・・・NORゲート 3
2・・・第1のカウンタ、33・・・第2のカウンタ、
34・・・第3のカウンタである。
図の装置の動作説明用タイムチャート、 第5図は第4図の動作説明用タイムチャートの詳細を示
すタイムチャート、 第6図は第3図の実施例において、CPUによるボーレ
ート決定方法を説明するフローチャート、第7図は本発
明の第二の実施例を示すブロック図、 第8図は第7図の装置の動作説明用タイムチャート、 第9図は第7図の実施例において、CP’ Uによるボ
ーレート決定方法を説明するフローチャートである。 図において、1・・・インバータ、2・・・フリップフ
ロップ、3・・・カウンタ、4・・・ラッチ手段、30
・・・フリップフロップ、31・・・NORゲート 3
2・・・第1のカウンタ、33・・・第2のカウンタ、
34・・・第3のカウンタである。
Claims (1)
- 【特許請求の範囲】 1、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“1”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、該カウンタの計数値により該データの転送速
度を認識するようにしたデータ転送速度自動認識方式。 2、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“1”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、受信データの最高速ボーレートをBRATE
Aとし、該スタートビットの長さの偏差をα%(α=0
含む)としたとき、該カウンタのカウント周期Tを(1
+α/100)/BRATEA<T<2(1−α/10
0)/BRATEAとし、 該スタートビットの受信開始と同時に該周期Tで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、BRAT
EA×2^−^n(n=0、1、2、...)で表され
る一系列の速度のいずれであるかを認識するようにした
データ転送速度自動認識方式。 3、調歩同期方式によりシリアルデータを送受信するデ
ータ転送方式の受信装置において、相手装置からスター
トビットの次のビットが常に“1”となるデータを送信
してもらい、該スタートビットの長さを計数するカウン
タを設け、受信データの最高速ボーレートをBRATE
AまたBRATEBをBRATEAの2/3〜3/4倍
のボーレートとし、該スタートビットの長さの偏差をα
%(α=0含む)としたとき、該カウンタのカウント周
期Tを (1+α/100)/2・BRATEB<T<2(1−
α/100)/1.5・BRATEBとし、 該スタートビットの受信開始と同時に該周期Tで該カウ
ンタを動作させ、該スタートビットの終了と同時に該カ
ウンタの計数値をラッチ手段によりラッチし、該ラッチ
された計数値により、該データの転送速度が、BRAT
EA×2^−^n(n=0、1、2、...)で表され
る一系列の速度及びBRATEAの2/3から3/4倍
の最高速度BRATEBのBRATEB×2^−^nで
表され他の一系列の速度のいずれであるかを認識するよ
うにしたデータ転送速度自動認識方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63134498A JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63134498A JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01305644A true JPH01305644A (ja) | 1989-12-08 |
JPH0821968B2 JPH0821968B2 (ja) | 1996-03-04 |
Family
ID=15129728
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63134498A Expired - Fee Related JPH0821968B2 (ja) | 1988-06-02 | 1988-06-02 | データ転送速度自動認識方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0821968B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
CN114006842A (zh) * | 2021-10-29 | 2022-02-01 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789361A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Asynchronous communication system |
-
1988
- 1988-06-02 JP JP63134498A patent/JPH0821968B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5789361A (en) * | 1980-11-26 | 1982-06-03 | Fujitsu Ltd | Asynchronous communication system |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6529548B1 (en) | 1999-03-25 | 2003-03-04 | Nec Corporation | Device and method for detecting data communication property |
CN114006842A (zh) * | 2021-10-29 | 2022-02-01 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
CN114006842B (zh) * | 2021-10-29 | 2023-03-10 | 北京中科昊芯科技有限公司 | 一种检测波特率的方法、装置、设备和介质 |
Also Published As
Publication number | Publication date |
---|---|
JPH0821968B2 (ja) | 1996-03-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |