RU24060U1 - Устройство преобразования сигналов биимпульсное - Google Patents

Description

УСТРОЙСТВО ПРЕОБРАЗОВАНИЯ СИГНАЛОВ

Облмгть технюд

Данное техническое решение относится к области вычислительной техники, а именно, к устройствам ввода-вывода в электронную вычислительную машину данных, передаваемых по каналам связи.

Уровень техшом

Аналогом данного технического решения является известное устройство преобразования сигналов ШС607 ТЮЕ.131.02, выполненное в виде набора одноканальных блоков Б1.1,008 ТЮЗ.711.001-008.

Недостатком известного аналога является его громоздкость и невозможность сопряжения с ПЭВМ, недостаточная скорость передачи данных.

Наиболее близким аналогом (прототипом) заявляемого технического решения является устройство преобразования сигналов телеграфное ШС127 РЮ2Л58.042, выполненное в виде набора одноканальных блоков БС1ЭЭ, осуществляющих преобразование информации при передаче между электронной вычислительной машиной Единой системы (ЕС) ЭВМ и каналом связи (через промежуточную специальную аппаратуру). БИИМПУЛЬСНОЕ

Недостатком прототипа явл5тотся малые функциональные возможности, громоздкость, малая скорость передачи данных, невозможность сопряжения с ПЭВМ.

Сущность тедшческого решения

Известное устройство преобразования сигналов биимпульсное содержит блок приемников сопряжения, вход которого соединен с первым входом устройства, блок передатчиков сопряжения, выход которого соединен с первым выходом устройства, блок линейный передатчика, выход которого соединен со вторым выходом устройства, блок линейный приемника, вход которого соединен со вторым входом устройства, блок кодера биимпульсного сигнала, первый и второй выходы которого соединены соответственно с входом блока линейного передатчика и первым входом блока передатчиков сопряжения, блок декодера биимпульсного сигнала, первый и второй входы которого соединены соответственно с третьим выходом блока кодера биимпульсного сигнала и выходом блока линейного приемника, а первый выход со вторым входом блока передатчиков сопряжения, блок генератора тактовой частоты с делителем, два первых выхода которого соединены соответственно с первым входом блока кодера биимпульсного сигнала и третьим входом декодера биимпульсного сигнала.

Целью данного технического решения является расширение функциональных возможностей устройства с использованием ПЭВМ, совместимых с IBM PC/AT, и устройств преобразования сигналов при работе по существующим биимпульсным каналам связи, повышение скорости преобразования и передачи информации, улучшение весогабаритных параметров, снижение энергопотребления.

/Ъf

- 2 Для получения данного технического результата известное устройство дополнительно содержит блок буферный, три входа которого соединены соответственно с входом блока приемников сопряжения, выходом генератора тактовой частоты с делителем и вторым выходом блока декодера биимпульсного сигнала, а два выхода соединены соответственно с третьим входом блока передатчиков сопряжения и вторым входом блока кодера биимпульсных сигналов.

Блок буферный содержит первую схему НЕ, вход которой соединен с первым входом блока буферного (Ц103), первый входной регистр, первый вход которого соединен с выходом первой схемы НЕ, второй входной регистр, первый вход которого соединен с первым выходом первого входного регистра, третий входной регистр, первый вход которого соединен с выходом второго входного регистра, третью схему НЕ, выход которой соединен со вторым входом третьего входного регистра, второй триггер, первый вход которого соединен с первым входом блока буферного (Ц103), третий триггер, первый вход которого соединен с выходом второго триггера, а выход со вторым входом второго триггера, первый формирователь импульсов, вход которого соединен с выходом второго триггера, а выход с третьим входом второго триггера, третий счетчик, первый вход которого соединен с выходом третьего триггера, а выход со вторыми входами третьего триггера и второго входного регистра, четвертый счет- чик, три входа которого соединены соответственно с первым выходом четвертого счетчика, вторым входом блока (fp) и выходом первого формирователя импульсов, а второй выход со вторым входом первого входного регистра, седьмой триггер, первый вход которого соединен с выходом третьего входного регистра, восьмой триггер, первый вход которого соединен с выходом треть //з/

- 3 его счетчика, десятый триггер, первый вход которого соединен с выходом седьмого триггера, а выход с первым выходом блока буферного, вторую схему НЕ, первый счетчик, первый вход которого соединен с выходом второй схемы НЕ, четвертую схему НЕ, вход которой соединен с третьим входом блока буферного, третьим входом третьего входного регистра, вторыми входами седьмого и десятого триггеров, четвертый триггер, первый вход которого соединен с выходом первого счетчика, а выход с входом второй схемы НЕ, четвертую схему НЕ, вход которой соединен с третьим входом блока буферного, первую схему ИЖ, три входа которой соединены соответственно с выходом четвертой схемы НЕ, выходом четвертого триггера и выходом восьмого триггера, второй формирователь импульсов, вход которого соединен с выходом первой схемы ИЖ, а выход с третьим входом второго входного регистра, входом третьей схемы НЕ, третьим входом седьмого триггера, вторым входом восьмого триггера и вторым входом четвертого триггера, первый триггер, два входа которого соединены соответственно с выходом третьего счетчика и выходом второго формирователя импульсов, первую схему И, первый вход которой соединен с выходом первого триггера, второй счетчик, два первых входа которого соединены соответственно с выходом первой схемы И и третьим входом блока буферного, пятый триггер, первый вход которого соединен с выходом второго счетчика, шестой триггер, два первых входа которого соединены соответственно с выходами второго счетчика и пятого триггера, а выход с третьими входами пятого и шестого триггеров, девятый триггер передачи, два входа которого соединены соответственно с выходом шестого триггера и второго счетчика, а выход со вторым входом первой схемы И, третьим входом пятого триггера и

//J// d

- 4 вторым выходом блока буферного (Ц106), третьи входы первого, второго и третьего счетчиков используются для установки исходного состояния.

Перечень |игур. «юртежей и иннж материалов

На фиг. 1 приведена структурная схема устройства преобразования сигналов биимпульсного;

На фиг. 2 приведена структурная схема блока буферного;

На фиг. 3 приведена структурная схема блока кодера биимпульсного сигнала;

На фиг. 4 приведена структурная схема блока декодера биимпульсного сигнала;

На фиг. 5 приведена структурная схема блока генератора тактовой частоты с делителем.

Пример вадманта выполнения устройства

Устройство преобразования сигналов биимпульсное (фиг. 1) содержит блок приемников сопряжения (БШС) 1, блок передатчиков сопряжения (БЦЦС) 2, блок буферный (ББ) 3, блок генератора тактовой частоты с делителем (БГТЧ) 4, блок кодера биимпульсного сигнала (БКБС) 5, блок декодера биимпульсного сигнала (БДБС) 6, блок линейный передатчика )БЛ11Д) 7, блок линейный приемника (БЖ1М) 8, входы-выходы подключения к ПЭВМ (RS-232C) 9, входы-выходы подключения устройства к каналу связи 10.

Tj llif/ f

- 5 схему HE 15, первую схему И 16, второй входной регистр 17, третью схему НЕ 18, третий триггер 19, первый формирователь импульсов 20, первый счетчик 21, четвертую схему НЕ 22, второй счетчик 23, четвертый триггер 24, пятый триггер 25, третий входной регистр 26, третий счетчик 27, четвертый счетчик 28, шестой триггер 29, первую схему ИЖ 30, седьмой триггер 31, восьмой триггер 32, девятый триггер передачи 33, десятый триггер 34, второй формирователь импульсов 35.

Блок кодера биимпульсного сигнала (фиг, 3) содержит пятую схему НЕ 36, пятый счетчик 37, шестую схему НЕ 38, четвертый регистр 39, пятый регистр 40, вторую схему И 41, седьмую схему НЕ 42, восьмую схему НЕ 43, первый узел усилителей 45, первый и второй узлы согласующих резисторов 47, 48, узел корректирующих конденсаторов 51.

Блок декодера биимпульсного сигнала (фиг. 4) содержит компаратор 52, состоящий из девятой схемы НЕ 53, усилителя 54,первого триггера Шмидта 55, второго триггера Шмидта 56, второй схемы ИЖ 57, узел декодирования биимпульсного сигнала 58, состoяш IЙ из шестого регистра 59, шестого счетчик 60, десятой схемы НЕ 61, третьей и четвертой схемы ИЖ 62, 63, третьей и четвертой схемы И 64, 65, одиннадцатой схемы НЕ 66, пятой схемы ИЖ 67, двенадцатой и тринадцатой схемы НЕ 68, 69, шестой схемы ИЖ 70, одиннадцатого триггера 71, седьмой схемы ИЖ 72, пятой схемы И 73, четырнадцатой схемы НЕ 74, седьмого счетчика 75, пятнадцатой схемы НЕ 76.

Блок генератора тактовой частоты с делителем (фиг. 5) содержит генератор импульсов 78, восьмой и девятый счетчики 79, 80, набиратели скорости передачи 81, 82, 83, 84, схему задания

//J// cP

- 6

коэффициента деления 85, делитель частоты 86.

Устройство преобразования сигналов биимпульсное осуществляет преобразование логических сигналов ПЭВМ, получаемых по интерфейсу RS-232C, Б биимпульсный сигнал при передаче данных в канал связи и преобразование биимпульсного сигнала в логические сигналы, адаптированные для ПЭВМ, при приеме данных из канала связи. Данный алгоритм реализуется в устройстве под управлением от ПЭВМ с помощью служебных логических сигналов стандартного интерфейса (стыка) С2 (RS-232C).

Основные технические хщ)актеристики устройства:

подключение к ПЭШ по стыку последовательного интерфейса RS-232C;

скорости работы: 1200, 2400, 4800, 9600 бит/с;

тип канала связи: ввделенный с четырехпроводным окончанием;

способ передачи информации в канал связи: синхронный четырехпроводный дуплекс;

способ модуляции дискретного сигнала: двухполярные посылки с избыточным перекодированием в биимпульсный сигнал;

номинальное амплитудное значение биимпульсного сигнала при передаче - 0,5 В; амплитудное значение биимпульсного сигнала при приеме - не менее 0,05 В.

Структурно устройство состоит из следующих функциональных блоков:

блок приемников сопряжения 1;

блок передатчиков сопряжения 2;

блок буферный 3;

блок декодера биимпульсного сигнала 6;

блок линейный передатчика 7;

блок линейный приемника 8,

В состав блока буферного входят:

приемники и передатчики сопряжения по стыку С2 по цепям Ц103, Ц104, ЦЮб;

входные регистры с элементами управления для перепривязки асинхронной информации под синхронную тактовую частоту.

Генератор тактовой частоты представляет собой высокостабильный кварцевый генератор с делителем. Тактирование устройства осуществляется частотой 768 кГц. При различных скоростях работы требуются различные частоты, которые получаются на выходе делителя. Коэффициент деления делителя задается с помощью переключателя.

В блоке кодера биимпульсного сигнала сигнал данных преобразуется в биимпульсный сигнал. Символы О и 1 сигнала данных передаются в тактовом интервале двумя импульсами равной длительности и противоположной полярности.

Порядок чередования полярности импульсов по сравнению с предыдущим тактовым интервалом не изменяется при передаче символа 1 и изменяется при передаче символа О. Биимпульсный сигнал проходит через цифровой фильтр с тем, чтобы сформировать фронты импульсов, передаваемых в линию, для исключения высокочастотных составляющих спектра сигнала. В зависимости от скорости работы производится выбор корректирующих конденсаторов переключателем.

ъ./

- ft -

Принятый из канала биимпульсный сигнал с выхода компаратора, нормализованный под логические уровни, поступает на декодер биимпульсного сигнала.

Для правильного декодирования используется подстроенная тактовая частота. Она формируется с помощью фазовой подстройки частоты под фронты принимаемого сигнала. Декодированная информация поступает на вход передатчика буфера.

Устройство работает следующим образом.

Сигнал ПЕРЕДАВАЕМЫЕ ДАННЫЕ (Ц103) через блок приемников сопряжения 1 (буфер сопряжения по стыку С2), нормализованный под логический уровень ТТЛ, приходит на входные регистры буферного блока 13, 17, 26. На триггерах 14, 19 происходит выделение стартового бита каждого байта, на счетчике 28 формируется синхронная частота занесения данных в регистр 13. Счетчик 27 управляет занесением параллельного 8-разрядного слова в регистр 17. Формирователь импульсов 20 формирует длительность импульса сброса счетчика 28 и триггера 14 для определения следующего стартового бита данных.

Сигнал с выхода (формирователя импульсов 35 обеспечивает перезапись параллельного 8-разрядного слова из регистра 17 в регистр 26 при условии, что предыдущий байт был выдан с последовательного выхода регистра 26 с синхронной частотой, равной скорости передачи. Частота (|юрмируется на выходе счетчирса 37.

Счетчик 21, триггер 24, сборка 20 обеспечивают формирование сигнала запуска формирователя импульсов 35 и выдачу последовательного 8-разрядного слова с синхронной частотой с регистра 26.

7,ffl//9f

- 9 На триггерах 31, 34 происходит приформирование стартового и стопового битов с последующей инверсией данных на инверторе 38 в блоке кодера биимпульсного сигнала 5.

Для того, чтобы не было переполнения регистров 13, 17, 26, на элементах триггер 12, счетчик 23, триггеры 25, 29, 33 реализована схема управления компьютером по стыку С2 цепью Ц106 (ГОТОВНОСТЬ ПЕРЕДАТЧИКА). При формировании каждого 8-разрядного слова сигнал со счетчика 27 через триггер 12 разрешает счет счетчику 25. При каждой переписи 8-разрядного слова с регистра 17 на регистр 26 сигнал с формирователя 35 через триггер 12 устанавливает счетчик 23 в исходное состояние. Если регистры 17 и 26 заполнены, то счетчик 23 досчитывает до сигнала переноса и формирует на элементе 33 сигнал по цепи Ц106 (ПЕРЕДАТЧИК НЕ ГОТОВ) . Компьютер приостанавливает выдачу данных кроме двух последних байтов, находящихся в его регистрах для исключения пропадания информации.

Схема отсчета двух 8-разрядных слов и установки цепи Ц106 в исходное состояние ГОТОВНОСТЬ ПЕРЕДАТЧИКА выполнена на триггерах 29, 33.

Сигнал данных, привязанный к синхрочастоте, поступает на блок кодера биимпульсного сигнала, выполненного на элементах 41, 42, 46, 49, 50. На ОДИН из входов элемента 41 поступают данные, на другой синхрочастота, равная скорости передачи данных, на вход триггера 49 поступает удвоенная синхрочастота. Инвертированный с выхода триггера 49 сформированный биимпульсный сигнал проходит через цифровой фильтр на элементах 39, 40, резисторах первого и второго блоков резисторов 44, 45, конденсаторах узла корректирующих конденсаторов 51, в которых формируются двухпо 2j ДУ - 10 лярные импульсы и исключаются высокочастотные составляющие спектра сигнала. В зависимости от скорости передачи переключателем узла 51 происходит выбор корректирующих конденсаторов.

Выходной трансформатор блока линейного передатчика 7 обеспечивает гальваническую развязку и симметрию выхода передатчика биимпульсного сигнала, а резистор выходное сопротивление на передаче ,

Принятый из канала биимпульсный сигнал через входной трансформатор блока линейного приемника 8, обеспечивающий гальваническую развязку и симметрию цепей приемника, поступает на компаратор 52, выполненный на операционном усилителе. С выхода компаратора сигнал, нормализованный под логические уровни, через ключ выбора режима работы Данные/Шлейф на триггере 55, 56 поступает на узел декодирования биимпульсного сигнала 58 (элементы 59, 62, 63). Для правильного декодирования используется подстроенная тактовая частота на входе С регистра 59. Она формируется с помощью фазовой подстройки частоты под фронты принимаемого сигнала. Фронты информации выделяются на элементах 60, 61, 64, 66, поступают на фазовый детектор на элементах 64, 65. На выходах фазового детектора определяется сторона отклонения частоты. Элементы 70, 73 служат для исключения или добавления тактов высокой частоты. На элементе счетчика 75 получается требуемая частота для декодирования.

Декодированная информация с выхода элемента 74 через преобразователь уровня, буфер сопряжения по стыку С2 блока передатчиков сопряжения 2 поступает на цепь стыка С2 ПРИНИМАЕМЫЕ ДАННЫЕ (Ц104).

г //|//

-11 Генератор импульсов 78 представляет собой высокостабильный кварцевый генератор с частотой 18432 кГц. Делитель на 24 реализован на элементах 79, 80.

При различных скоростях работы требуются различные частоты, которые получаются на выходе делителя частоты 86 (19,2 кГц, 38,4 кГц, 76,8 кГц, 153,6 кГц). Коэффициент деления делителя (40, 20, 10, 5) задается с помощью переключателей 81, 82, 83, 84 и схемы задания коэффициента деления 85.

Проверка функционирования устройства обеспечивается Тестовым программным обеспечением (РДПИ.00324-01) (свидетельство о регистрации программы для ЭВМ N 2000610625), функционирование при работе по каналам связи по передаче данных - Телекоммуникационным программным обеспечением (РДПИ.00261-02) (свидетельство о регистрации программы для ЭВМ N 2000610629).

Промишюнная применимость

Заявляемое техническое решение промышленно реализуемо, обладает более широкими возможностями, обеспечивает высокие скорости преобразования и передачи информации, имеет малые весогабаритные параметры и энергопотребление.

г.

- 12 Авторы:

П.Ю.Кочегаров В.Н.Шмырев

Claims (2)

1. Устройство преобразования сигналов биимпульсное, содержащее блок приемников сопряжения, вход которого соединен с первым входом устройства, блок передатчиков сопряжения, выход которого соединен с первым выходом устройства, блок линейный передатчика, выход которого соединен со вторым выходом устройства, блок линейный приемника, вход которого соединен со вторым входом устройства, блок кодера биимпульсного сигнала, первый и второй выходы которого соединены соответственно с входом блока линейного передатчика и первым входом блока передатчиков сопряжения, блок декодера биимпульсного сигнала, первый и второй входы которого соединены соответственно с третьим выходом блока кодера биимпульсного сигнала и выходом блока линейного приемника, а первый выход - со вторым входом блока передатчиков сопряжения, блок генератора тактовой частоты с делителем, два первых выхода которого соединены соответственно с первым входом блока кодера биимпульсного сигнала и третьим входом декодера биимпульсного сигнала, отличающееся тем, что устройство дополнительно содержит блок буферный, три входа которого соединены соответственно с входом блока приемников сопряжения, выходом генератора тактовой частоты с делителем и вторым выходом блока декодера биимпульсного сигнала, а два выхода соединены соответственно с третьим входом блока передатчиков сопряжения и вторым входом блока кодера биимпульсных сигналов.

2. Устройство по п.1, отличающееся тем, что блок буферный содержит первую схему НЕ, вход которой соединен с первым входом блока буферного (Ц103), первый входной регистр, первый вход которого соединен с выходом первой схемы НЕ, второй входной регистр, первый вход которого соединен с первым выходом первого входного регистра, третий входной регистр, первый вход которого соединен с выходом второго входного регистра, третью схему НЕ, выход которой соединен со вторым входом третьего входного регистра, второй триггер, первый вход которого соединен с первым входом блока буферного (Ц103), третий триггер, первый вход которого соединен с выходом второго триггера, а выход - со вторым входом второго триггера, первый формирователь импульсов, вход которого соединен с выходом второго триггера, а выход - с третьим входом второго триггера, третий счетчик, первый вход которого соединен с выходом третьего триггера, а выход - со вторыми входами третьего триггера и второго входного регистра, четвертый счетчик, три входа которого соединены соответственно с первым выходом четвертого счетчика, вторым входом блока (fp) и выходом первого формирователя импульсов, а второй выход - со вторым входом первого входного регистра, седьмой триггер, первый вход которого соединен с выходом третьего входного регистра, восьмой триггер, первый вход которого соединен с выходом третьего счетчика, десятый триггер, первый вход которого соединен с выходом седьмого триггера, а выход с первым выходом блока буферного, вторую схему НЕ, первый счетчик, первый вход которого соединен с выходом второй схемы НЕ, четвертую схему НЕ, вход которой соединен с третьим входом блока буферного, третьим входом третьего входного регистра, вторыми входами седьмого и десятого триггеров, четвертый триггер, первый вход которого соединен с выходом первого счетчика, а выход с входом второй схемы НЕ, четвертую схему НЕ, вход которой соединен с третьим входом блока буферного, первую схему ИЛИ, три входа которой соединены соответственно с выходом четвертой схемы НЕ, выходом четвертого триггера и выходом восьмого триггера, второй формирователь импульсов, вход которого соединен с выходом первой схемы ИЛИ, а выход с третьим входом второго входного регистра, входом третьей схемы НЕ, третьим входом седьмого триггера, вторым входом восьмого триггера и вторым входом четвертого триггера, первый триггер, два входа которого соединены соответственно с выходом третьего счетчика и выходом второго формирователя импульсов, первую схему И, первый вход которой соединен с выходом первого триггера, второй счетчик, два первых входа которого соединены соответственно с выходом первой схемы И и третьим входом блока буферного, пятый триггер, первый вход которого соединен с выходом второго счетчика, шестой триггер, два первых входа которого соединены соответственно с выходами второго счетчика и пятого триггера, а выход - с третьими входами пятого и шестого триггеров, девятый триггер передачи, два входа которого соединены соответственно с выходом шестого триггера и второго счетчика, а выход - со вторым входом первой схемы И, третьим входом пятого триггера и вторым выходом блока буферного (Ц106), третьи входы первого, второго и третьего счетчиков используются для установки исходного состояния.