KR100290426B1 - 페이징송신기의 비동기직렬데이타 수신방법 - Google Patents

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Abstract

본 발명은 페이징 송신기의 슬레이브 제어부에서 마이크로프로세서에 기능 추가 및 변경으로 인한 다른 직렬데이타 수신시, 상기 마이크로 프로세서를 교체 설계하지 않고 자체 외부포트를 통해서 상기 추가 및 변경되는 다른 직렬데이타를 간단히 수신할 수 있도록 한 페이징송신기의 비동기 직렬데이타 수신방법에 관한 것으로,
본 발명은 1 채널의 송수신 직렬포트를 가진 마이크로프로세서에 다른 포트에 할당된 데이터 수신 경로를 외부포트에 연결하여 수신되는 데이터에 하프비트 시간값 과 전체비트 시간값을 해당 메모리에 저장하고, 외부 인터럽트로 스타트비트를 감지하며, 상기 스타트비트의 하강엣지를 검출후 외부인터럽트를 금지하는 단계와; 상기 단계에서 외부인터럽트 금지후 타이머값에 하강엣지의 데이터 비트 하프시간을 세트하고 상기 타이머 인터럽트를 인에이블하고 하프 프레그를 1 로 세팅하는 단계와; 이후 타이머 인터럽트가 발생되면 타이머값에 데이터 전체비트 시간을 세팅하고 상기 하프프레그가 1 인가를 판단하여 하프 프레그가 1 이면 하프 프레그 크리어하며 데이터카운트와 수신버퍼를 초기화하는 단계와; 그 시점에서 1 비트를 케리로 읽고, 데이터 카운터를 증가하며 이 증가된 데이터 카운터가 9 미만인가를 판단하여 9 미만이면 수신버퍼의 비트를 오른쪽으로 이동시킨 후 다음 타이머 인터럽트 발생을 기다리는 단계와; 상기 단계에서 데이터 카운터가 9 이면 수신된 케리를 패리티 프레그로 이동시키고, 상기 데이터가 9 보다 크면 타이머인터럽트를 중지하고 초기 스타트비트 하강엣지를 검출하는 단계를 포함하는 것을 특징으로 한다.

Description

페이징송신기의 비동기직렬데이타 수신방법{Method for receiving of asynchronous serial data in paging transceiver}
본 발명은 페이징 송신기의 비동기 직렬데이타 수신방법에 관한 것으로, 보다 상세하게는 페이징 송신기의 슬레이브 제어부에서 마이크로프로세서에 기능 추가 및 변경으로 인한 다른 직렬데이타 수신시, 상기 마이크로 프로세서를 교체 설계하지 않고 자체 외부포트를 통해서 상기 추가 및 변경되는 다른 직렬데이타를 간단히 수신할 수 있도록 한 페이징송신기의 비동기 직렬데이타 수신방법에 관한 것이다.
일반적으로 페이징 송신기에서 마이크로프로세서를 이용하여 시스템을 설계할 경우, 통상적인 비동기 직렬데이타의 통신 즉 송수신은 마이크로프로세서에서 제공하는 직렬포트를 이용하여 쉽게 구현할 수 있다.
그러나 상기 마이크로프로세서에 기능 추가 및 변경으로 인하여 다른 직렬데이타를 수신할 필요가 발생하였을 경우, 상기 다른 직렬데이타 수신을 위한 직렬포트를 확장하거나 혹은 직렬포트가 확장된 마이크로프로세서로 교체하지 않으면 데이터를 수신할 수 없게 되어 있다.
이와같이 종래에는 마이크로프로세서를 이용한 시스템에서 1 채널의 직렬포트를 가진 마이크로프로세서에 다른 포트와 통신이 할당되어 기능 추가로 인한 또 다른 직렬데이타 포트가 필요한 상황이 발생되었다면 2 채널 이상의 마이크로프로세서로 교체해야 하지 않으면 안되게 되어 하드웨어 변경에 따른 회로 설계, 인쇄회로기판 설계작업등 비용, 인력, 시간적으로 막대한 낭비를 초래하게 되는 문제점을 가지게 되었다.
따라서 본 발명의 목적은 1 채널의 송수신 직렬포트를 가진 마이크로프로세서에 다른 포트와 통신이 할당되었을때 다른 포트에 할당된 수신데이터를 자체 외부포트에 연결하여 수신데이타의 스타트비트를 임의로 설정된 알고리즘으로 하강엣지를 검출하고 이 검출된 데이터비트 길이의 중심을 찾아서 데이터비트의 시간주기로 타이머 인터럽트를 셋팅하여 데이타를 수신하도록 함으로써, 하드웨어 변경을 하지 않고도 간단히 데이터를 수신하고자 하는데 있다.
도 1 은 본 발명에 이용되는 페이징 송신기의 슬레이브 제어부의 블록도
도 2 는 본 발명에 이용되는 비동기 직렬통신 포맷
도 3 은 본 발명 비동기 직렬데이타 수신방법에 대한 초기화 플로우챠트
도 4 는 본 발명 비동기 직렬데이타 수신방법에 대한 외부인터럽트 처리 플로우챠트
도 5 는 본 발명 비동기 직렬데이타 수신방법에 대한 타이머인터럽트의 하프지연 플로우챠트
도 6 은 본 발명 비동기 직렬데이타 수신방법에 대한 타이머인터럽트의 전체지연후 플로우챠트
도 7 은 발명 비동기 직렬데이타 수신방법에 대한 타이머인터럽트의 전체지연후 패리티 비트 및 스톱 비트의 플로우챠트
〈 도면의 주요부분에 대한 부호의 설명>
10;마이크로프로세서 11; 프로그램 메모리
12; 데이터메모리 EX-P; 외부포트
상기의 목적을 실현하기 위하여 본 발명은 1 채널의 송수신 직렬포트를 가진 마이크로프로세서에 다른 포트에 할당된 데이터 수신 경로를 외부포트에 연결하여 수신되는 데이터에 하프비트 시간값 과 전체비트 시간값을 해당 메모리에 저장하고, 외부 인터럽트로 스타트비트를 감지하며, 상기 스타트비트의 하강엣지를 검출후 외부인터럽트를 금지하는 단계와; 상기 단계에서 외부인터럽트 금지후 타이머값에 하강엣지의 데이터비트 하프시간을 세트하고 상기 타이머 인터럽트를 인에이블하고 하프프레그(harf_flag)를 1 로 세팅(setting)하는 단계와; 이후 타이머 인터럽트(timer interrupt)가 발생되면, 타이머값에 데이터 전체비트 시간을 세팅하고 상기 하프프레그가 1 인가를 판단하여 하프 프레그가 1 이면 하프 프레그를 클리어(clear)하며 데이터카운터와 수신버퍼를 초기화하는 단계와; 그 시점에서 1 비트를 케리로 읽고, 데이터 카운터를 증가하며 이 증가된 데이터 카운터가 9 미만인가를 판단하여 9 미만이면 수신버퍼의 비트를 오른쪽으로 이동시킨 후 다음 타임 인터럽트 발생을 기다리는 단계와; 상기 단계에서 데이터 카운터가 9 이면 수신된 케리를 패리티 프레그로 이동시키고, 상기 데이터 카운터가 9 보다 크면 타이머인터럽트를 중지하고 초기 스타트비트 하강엣지를 검출하는 단계를 포함하는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부되는 도면에 의거 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 이용되는 페이징송신기의 슬레이브 제어부의 블록도 로 서, 페이징 송신기의 슬레이브 제어부는 라인으로부터 송수신데이타를 제어하는 1 채널의 직렬포트(SE-P), 외부포트(EX-P), 포트(P)로 구성된 마이크로프로세서(10)와; 상기 마이크로프로세서(10)로부터 출력 제어신호를 받아 프로그램을 저장하는 프로그램 메모리(11)와; 상기 마이크로프로세서(10)로부터 출력 제어신호를 받아 데이터를 저장하는 데이터메모리(12)로 구성된다.
상기 슬레이브 제어부가 상기 페이징송신기의 마스터부와 비동기 직렬통신을 위하여 접속되어 있는 상태에서, 새로 추가된 디지털방식의 키업(key up)여부를 판단하기 위하여 직렬데이타 경로(추가된 직렬데이타입력)를 외부포트(EX-P)에 연결한다.
이때 상기 추가된 직렬데이타 입력을 외부포트(EX-P)가 아닌, 범용포트(P)에 연결했다면 스타트 비트의 시작점을 찾기 위해 프로세서가 계속해서 포트를 감시하게 된다.
도 2 는 본 발명에 이용되는 비동기 직렬통신 포맷으로, 스타트 비트(start bit), 9 비트, 패리티비트(parity bit), 스톱 비트(stop bit)인 11 비트로 구성된 것이다.
도 3 은 본 발명 비동기 직렬데이타 수신방법에 대한 초기화 플로우챠트 로서, 먼저 전원이 켜지면 초기화 조건에서 마이크로프로세서(10)는 선로에서 약속된 데이터속도(bit rate)를 체크하기 위하여 외부포트(EX-P)로부터 수신할 데이터속도를 받아 드리게 된다(단계30).
이어서 받아드린 수신된 데이터속도를 판별하고(단계31), 이 판별된 데이터속도에 대하여 수신된 데이터 비트의 중심을 검출하기 위하여 도 2 에 도시한 바와같이 마이크로프로세서(10)에서는 프로그램 메모리(11)를 통해서 기 설정된 프로그램에 의하여 스타트 비트 하강엣지 검출 포인트(start bit falling edge detect point)에서 하프 비트(half bit)시간 후 발생되어야 할 타이머 인터럽트 시간 값(tm-h-val)을 메모리(12)에 저장하고, 이어서 상기 검출된 수신비트의 중심에서 다음 비트의 중심을 찾기 위하여 비트의 중심점에서 전체 비트 시간 후에 발생되어야 할 타이머 인터럽트 시간 값(tm-val)을 메모리(12)에 저장한다(단계32).
이와같이 데이터속도에 대하여 타이머 인터럽트시간 값을 저장하게 되면, 상기 마이크로프로세서(10)에서는 외부 인터럽트가 수신될 데이터의 스타트 비트(start bit)의 시작점에서 발생되도록 하강엣지 검출 모드로 세팅하고(단계33), 상기 스타트 비트가 시작점에서 발생되어야 할 외부 인터럽트를 인에이블 한다(단계34).
상기 초기화 조건에서 라인으로부터 데이터가 수신되면 마이크로프로세서(10)는 자동적으로 외부인터럽트를 발생시켜 수신 스타트 비트의 시작점을 알게 된다.
도 4 는 본 발명 비동기 직렬데이타 수신방법에 대한 외부인터럽트 처리 프로우챠트 로서, 도 3 에서 외부 인터럽트가 인에이블 되면, 상기 마이크로프로세서(10)에서는 수신되는 데이터의 스타트 비트 점(start bit point)이 검출되었기 때문에 다음 스톱비트가 입력될 때까지는 외부인터럽트가 필요없게 되어 인터럽트를 금지시킨다(단계40).
이어서 상기 마이크로프로세서(10)에서는 도 2 에 도시한 바와같이 수신된 데이터 비트의 중심을 찾기 위하여 하프비트 시간값(tm-h-val)(B)이후 타이머 인터럽트가 발생되도록 도 3 에 도시한 바와같이 초기화 과정에서 메모리(12)에 저장된 하프 비트 시간값(tm-h-val)를 타이머에 셋팅시킨다(단계41).
그리고 타이머를 작동하고 타이머 인터럽트를 인에이블 하면(단계42), 마이크로프로세서(10)에서는 자동적으로 도 2 에 도시한 바와같이 하프비트 시간값(tm-h-val)(B)시간 지연 후에 인터럽트를 발생시킨다.
상기 타이머인터럽트를 공유하기 위하여 하프 지연(half delay)후 발생되는 인터럽트인지 혹은 전체지연(full delay)후 발생하는 인터럽트인지를 구분하기 위하여 하프 프레그(half flg)를 '1' 로 세팅한 후, 인터럽트 수행을 완료하게 된다(단계43).
도 5 는 본 발명 비동기 직렬데이타 수신방법에 대한 타이머인터럽트의 하프지연 플로우챠트 로서, 도 4 에서 타이머인터럽트는 기본적으로 프로그램 메모리(11)에서 설정해 둔 시간 값(timer value)후 발생하는 인터럽트이다.
그러므로 타이머 인터럽트가 발생되면 다음 비트를 읽기 위하여 도 3에서 메모리(12)에 저장된 전체 데이터 비트 시간값(tm-val)을 타이머에 세팅한다(단계50).
그러면 상기 타이머 인터럽트는 프로그램메모리(11)에 의하여 금지될 때 까지 전체비트 시간마다 자동적으로 발생되어 해당 비트를 읽을 수 있게 된다.
그리고 상기 마이크로프로세서(10)에서는 도 4 의 외부인터럽트 처리과정에서 하프 프레그(half flg)를 '1' 로 셋트하였기 때문에, 하프 지연후 발생된 인터럽트가 상기 하프지연인지, 아니면 전체지연인지를 판단하게 되고(단계51), 이때 하프지연이면 하프프레그를 '0'으로 클리어하여, 다음 타이머 인터럽트는 전체지연후 발생되는 인터럽트임을 표시하게 된다(단계52).
이어서 수신데이타 비트를 저장할 버퍼와 수신데이타 비트 갯수를 카운트하기 위하여 수신버퍼(Rx-buff)와 데이터 카운트(Data-cnt)를 '0'으로 크리어하여 초기화 한 후 타이머 인터럽트를 완료하게 된다(단계53).
도 6 은 본 발명 비동기 직렬데이타 수신방법에 대한 타이머 인터럽트의 전체 지연후 플로우챠트 로서, 도 5 에서 인터럽트가 발생되었을 때 하프프레그가 '1'이 아니고, 하프프레그가 '0' 인 경우 즉 전체지연 후 발생된 인터럽트 루틴이다.
따라서 상기 마이크로프로세서(10)에서는 현재 시점에서 1 비트를 외부포트(EX-P)로부터 케리(Carry)로 읽어드린다(단계60).
이어서 수신 데이터 비트갯수를 파악하기 위하여 상기 마이크로프로세서(10)에서는 도 5 에서 초기화된 데이터 카운트를 증가(Data-cnt← Data-cnt)하고(단계61), 1 바이트(8비트) 데이터 수신 여부를 판단하기 위하여 상기 증가된 데이터 카운트(Data-cnt)가 '9' 보다 작은 지를 판단하게 된다(단계62).
이때 증가된 데이터 카운트(Data-cnt)가 '9' 이상이 아니고, '8' 이하이면 8 비트 데이터를 수신중인 것으로 판단하여 수신버터(Rx-Buff) 내용을 1 비트 오른쪽으로 이동한후 상기 단계(60)에서 읽혀진 케리비트(Carry Bit)를 수신버퍼(Rx-Buff)의 최상비트(MSB)로 삽입하게 된다(단계63).
도 7 은 본 발명 비동기 직렬데이타 수신방법에 대한 타이머인터럽트의 풀지연후 패리티 비트 및 스톱 비트의 플로우챠트 로서, 도 6 에서 증가된 데이터 카운트(Data-cnt)가 '9' 이상일 때 패리티비트(Parity bit)와 스톱비트 수신 처리 루틴이다.
그러므로 상기 마이크로프로세서(10)에서는 해당비트가 패리티비트(Parity bit)인가를 판단하기 위하여 상기 도 6 에서 증가된 데이터 카운트(Data-cnt)가 '9' 이상인가를 판단하게 되고(단계70), 이때 증가된 데이터 카운트(Data-cnt)가 '9' 이상이면 도 6에서 읽혀진 케리비트(Carry bit)를 패리티프레그(Pariy-flg)로 옮긴 후 해당 과정을 끝내게 된다(단계71).
그러나 상기 증가된 데이터 카운트(Data-cnt)가 '9' 이상이 아니면, 해당비트가 스톱비트로서 수신완료를 의미하여 타이머작동(Timer Run)을 중지시키고 타이머 인터럽트를 금지시키고(단계72), 다음 수신데이타의 스타트비트의 하강엣지를 )감지하기 위하여 외부포트(EX-P)로부터 외부인터럽트를 인에이블하고 해당과정을 끝내게 된다(단계73).
이와같이 1 바이트(8비트)수신과정이 모두 끝나면 수신 에러체크, 패이로드데이타(Pay load Data) 저장 또는 처리과정을 수행하면 된다.
그리고 상기 단계(73)에서 스톱비트 수신후 외부인터럽트를 다시 인에이블했기 때문에 상기 마이크로프로세서(10)에서는 다시 라인상에 스타트비트의 하강엣지가 검출되면 자동으로 외부 인터럽트를 발생시켜 도 4 의 과정으로부터 처리를 시작하게 되어 다음 데이터수신이 가능하게 되는 것이다.
실제 테스트 과정에서 이론상으로는 데이터비트의 중심을 찾기 위하여 하프비트 지연시간을 주었지만, 실제로는 1 비트 전체시간의 2/5 정도 지연 후 데이터를 읽는 것이 가장 정확한 데이터를 읽을 수 있었으나, 이것도 본 발명의 범주에 속한다.
또한 비동기 직렬 통신 포맷은 본발명에서 설명된 11비트 방식을 주로 사용하지만, 이외 10 비트 방식인 스타트비트(start bit), 7비트, 패리티비트(parity bit), 스톱비트(stop bit), 그리고 스타트비트(start bit), 8 비트, 스톱비트(stop bit), 9 비트 방식인 스타트비트(start bit), 7 비트, 스톱비트(stop bit)의 경우에도 데이터 카운트을 체크하는 값만 달리하면 가능하므로 이것도 본 발명의 범주에 속한다.
그리고 본 발명은 외부포트를 통해서 수신방법에 대하여 설명하였지만 직력데이타를 송신할 경우에 도 1 에 도시한 마이크로프로세서의 포트(P)에 추가된 직렬데이타를 연결하고 반면에 외부포트를 사용하지 않고 타이머 인터럽트를 전체 비트 시간을 설정하여 해당 비트 개수 만큼 범용 출력포트를 구동하면 직렬데이타 송신도 가능하게 되는 것도 본 발명의 범주에 속하게 된다.
이상에서 설명한 바와같이 본 발명은 마이크로프로세서를 이용한 시스템에서 1 채널의 직렬포트를 가진 마이크로프로세서에 다른 포트와 통신이 할당되어 기능 추가로 인한 또 다른 직렬데이타 포트가 필요한 상황이 발생되었을 경우 마이크로프로세서를 교체하지 않고, 상기 다른 직렬데이타를 자체 외부포트에 연결하여 수신되는 데이타의 스타트비트를 임의로 설정된 알고리즘으로 하강엣지를 검출하고 이 검출된 데이터비트 길이의 중심을 찾아서 데이터비트의 시간주기로 타이머 인터럽트를 셋팅하여 데이타를 수신할 수 있도록 함으로써, 상기 송수신포트를 2 채널 이상되는 마이크로프로세서로 교체하여야 하는데 따른 하드웨어 설계, 인쇄회로기판의 설계작업등 비용, 인력 시간낭비를 줄일 수 있는 효과를 제공하고자 하는데 있다.

Claims (1)

1 채널의 송수신 직렬포트를 가진 마이크로프로세서에 다른 포트에 할당된 데이터 수신 경로를 외부포트에 연결하여 수신되는 데이터에 하프비트 시간값 과 전체비트 시간값을 해당 메모리에 저장하고, 외부 인터럽트로 스타트비트를 감지하며, 상기 스타트비트의 하강엣지를 검출후 외부인터럽트를 금지하는 단계와; 상기 단계에서 외부인터럽트 금지후 타이머값에 하강엣지의 데이터비트 하프시간을 세트하고 상기 타이머 인터럽트를 인에이블하고 하프프레그를 1 로 세팅하는 단계와; 이후 타이머 인터럽트가 발생되면 타이머값에 데이터 전체비트 시간을 세팅하고 상기 하프프레그가 1 인가를 판단하여 하프 프레그가 1 이면 하프 프레그 크리어하며 데이터카운트와 수신버퍼를 초기화하는 단계와; 그 시점에서 1 비트를 케리로 읽고, 데이터 카운터를 증가하며 이 증가된 데이터가 9 미만인가를 판단하여 9 미만이면 수신버퍼의 비트를 오른쪽으로 이동시킨 후 다음 타이머 인터럽트 발생을 기다리는 단계와; 상기 단계에서 데이터 카운터가 9 이면 수신된 케리를 패리티 프레그로 이동시키고, 상기 데이터 카운터가 9 보다 크면 타이머인터럽트를 중지하고 초기 스타트비트 하강엣지를 검출하는 단계를 포함하는 것을 특징으로 하는 페이징송신기의 비동기직렬 데이터 수신방법.
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