JPH026531B2 - - Google Patents
Info
- Publication number
- JPH026531B2 JPH026531B2 JP60027769A JP2776985A JPH026531B2 JP H026531 B2 JPH026531 B2 JP H026531B2 JP 60027769 A JP60027769 A JP 60027769A JP 2776985 A JP2776985 A JP 2776985A JP H026531 B2 JPH026531 B2 JP H026531B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control memory
- address
- signal
- interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 62
- 239000011159 matrix material Substances 0.000 claims description 27
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 10
- 238000002604 ultrasonography Methods 0.000 description 5
- 238000013507 mapping Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000002592 echocardiography Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17712—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays one of the matrices at least being reprogrammable
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/002—Switching arrangements with several input- or output terminals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Nonlinear Science (AREA)
- Ultra Sonic Daignosis Equipment (AREA)
- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、フエイズドアレイセクタ走査型超音
波診断装置におけるデイレイマツプに用いて好適
なマトリツクススイツチ回路に関する。
波診断装置におけるデイレイマツプに用いて好適
なマトリツクススイツチ回路に関する。
（従来の技術）
セクタ走査型超音波診断装置は、複数の超音波
振動子で構成される超音波トランスデユーサを被
検体に接触させ、超音波ビームを被検体内に順次
角度を変えてセクタ走査を行うように発射し、そ
の反射信号を処理して被検体内部の断層像を得る
ものである。ここで、超音波トランスデユーサか
らのエコー受信信号は、遅延時間（デイレイタイ
ム）を制御するデイレイマツプを介して位相合わ
せが行われる。このようなデイレイマツプは、例
えば８×８マトリツクススイツチを多数個組合せ
て構成される。
振動子で構成される超音波トランスデユーサを被
検体に接触させ、超音波ビームを被検体内に順次
角度を変えてセクタ走査を行うように発射し、そ
の反射信号を処理して被検体内部の断層像を得る
ものである。ここで、超音波トランスデユーサか
らのエコー受信信号は、遅延時間（デイレイタイ
ム）を制御するデイレイマツプを介して位相合わ
せが行われる。このようなデイレイマツプは、例
えば８×８マトリツクススイツチを多数個組合せ
て構成される。
第１１図は、デイレイマツプに用いられている
従来のマトリツクススイツチ（クロスポイントス
イツチとも言う）の構成ブロツク図である。図に
おいて、１はアドレス信号をデコーダするアドレ
スデコーダ、２はアドレスデコーダ１からデコー
ドされたアドレスが与えられるコントロールメモ
リ、３はコントロールメモリ２からの信号によつ
て駆動されるアナログスイツチアレイである。こ
こでは、８×８マトリツクススイツチを用いた場
合を示している。アドレスデコーダ１には、コン
トロールメモリ２のアドレスイネエーブル信号
AEと、アドレス信号Ac〜A2が印加されている。
コントロールメモリ２は、例えばランダムアクセ
スメモリ（RAM）のような書換え可能のメモリ
で構成され、アドレスデコーダ１から与えられる
アドレスに、順次、データDc〜D7がアドレスイ
ネーブル信号によつて書込まれるようになつてい
る。又、マスタリセツト信号MRによつて、メモ
リ内容がリセツトされるようになつている。アナ
ログスイツチアレイ３は、縦ライン（ジヤンク
タ）と横ライン（ライン）の各交点にマトリクス
状に配置された複数個（ここでは64個）のスイツ
チで構成されており、各スイツチが、１：１に対
応するコントロールメモリ２のメモリ値に応じて
オン、オフ（入／切）するように構成されてい
る。尚、図のVDD，VEE，VSSは電源電圧を示して
いる。
従来のマトリツクススイツチ（クロスポイントス
イツチとも言う）の構成ブロツク図である。図に
おいて、１はアドレス信号をデコーダするアドレ
スデコーダ、２はアドレスデコーダ１からデコー
ドされたアドレスが与えられるコントロールメモ
リ、３はコントロールメモリ２からの信号によつ
て駆動されるアナログスイツチアレイである。こ
こでは、８×８マトリツクススイツチを用いた場
合を示している。アドレスデコーダ１には、コン
トロールメモリ２のアドレスイネエーブル信号
AEと、アドレス信号Ac〜A2が印加されている。
コントロールメモリ２は、例えばランダムアクセ
スメモリ（RAM）のような書換え可能のメモリ
で構成され、アドレスデコーダ１から与えられる
アドレスに、順次、データDc〜D7がアドレスイ
ネーブル信号によつて書込まれるようになつてい
る。又、マスタリセツト信号MRによつて、メモ
リ内容がリセツトされるようになつている。アナ
ログスイツチアレイ３は、縦ライン（ジヤンク
タ）と横ライン（ライン）の各交点にマトリクス
状に配置された複数個（ここでは64個）のスイツ
チで構成されており、各スイツチが、１：１に対
応するコントロールメモリ２のメモリ値に応じて
オン、オフ（入／切）するように構成されてい
る。尚、図のVDD，VEE，VSSは電源電圧を示して
いる。
（発明が解決しようとする問題点）
このような構成の従来のマトリツクススイツチ
回路においては、コントロールメモリの内容によ
り、ラインとジヤンクタ間の入／切を行うもので
あるために、コントロールメモリの内容を書き換
えない限り、その入／切状態が維持される。それ
故に、ラインとジヤンクタの入／切状態を維持し
たままで、メモリの内容を書き換えることはでき
ないという問題点があつた。このことは、特に、
マトリツクススイツチを複数個組合せて使用する
場合、コントロールメモリの内容書き換えに要す
る時間が長くなり、ライン、ジヤンクタ間を継続
的に通過する信号の自由を制限することとなつて
好ましくない。
回路においては、コントロールメモリの内容によ
り、ラインとジヤンクタ間の入／切を行うもので
あるために、コントロールメモリの内容を書き換
えない限り、その入／切状態が維持される。それ
故に、ラインとジヤンクタの入／切状態を維持し
たままで、メモリの内容を書き換えることはでき
ないという問題点があつた。このことは、特に、
マトリツクススイツチを複数個組合せて使用する
場合、コントロールメモリの内容書き換えに要す
る時間が長くなり、ライン、ジヤンクタ間を継続
的に通過する信号の自由を制限することとなつて
好ましくない。
本発明は、このような問題点に鑑みてなされた
もので、その目的は、ラインとジヤンクタの入／
切状態を維持したままで、コントロールメモリの
内容を書き換えることができるようにし、ライン
とジヤンクタ間の信号の通過を防げないようなマ
トリツクススイツチ回路を実現することにある。
もので、その目的は、ラインとジヤンクタの入／
切状態を維持したままで、コントロールメモリの
内容を書き換えることができるようにし、ライン
とジヤンクタ間の信号の通過を防げないようなマ
トリツクススイツチ回路を実現することにある。
（問題点を解決するための手段）
前記した問題点を解決する本発明は、アドレス
信号をデコードするアドレスデコーダと、このア
ドレスデコーダでデコードされたアドレスにデー
タが書込まれる書換え可能なコントロールメモリ
と、このコントロールメモリからの信号に応じて
複数個のマトリツクススイツチが駆動されライン
とジヤンクタ間の入／切の接続を行うアナログス
イツチアレイとを備えたマトリツクススイツチ回
路において、前記コントロールメモリと前記アナ
ログスイツチアレイ間に、前記コントロールメモ
リからの信号を前記コントロールメモリの書込み
指示のタイミングに応じてセレクトするセレクト
手段と、このセレクト手段によつてセレクトした
信号を保持すると共に前記アナログスイツチアレ
イ内のスイツチ数に対応した数のメモリ手段とを
含むインターフエースを設けたことを特徴とする
ものである。
信号をデコードするアドレスデコーダと、このア
ドレスデコーダでデコードされたアドレスにデー
タが書込まれる書換え可能なコントロールメモリ
と、このコントロールメモリからの信号に応じて
複数個のマトリツクススイツチが駆動されライン
とジヤンクタ間の入／切の接続を行うアナログス
イツチアレイとを備えたマトリツクススイツチ回
路において、前記コントロールメモリと前記アナ
ログスイツチアレイ間に、前記コントロールメモ
リからの信号を前記コントロールメモリの書込み
指示のタイミングに応じてセレクトするセレクト
手段と、このセレクト手段によつてセレクトした
信号を保持すると共に前記アナログスイツチアレ
イ内のスイツチ数に対応した数のメモリ手段とを
含むインターフエースを設けたことを特徴とする
ものである。
（実施例）
以下、図面を参照して本発明の実施例を詳細に
説明する。
説明する。
第１図は、本発明の一実施例を示す構成ブロツ
ク図である。第１１図と同一部分には、同一の符
号を付して示す。この図において、第１１図の従
来例と異なる部分は、アドレスデコーダ１からの
ラインセレクト信号Sc，S1，…S15を入力する第
１、第２のコントロールメモリ２ａ，２ｂを設け
ると共に、第１、第２のコントロールメモリ２
ａ，２ｂからの駆動信号を入力するインターフエ
ース４を設けた点である。
ク図である。第１１図と同一部分には、同一の符
号を付して示す。この図において、第１１図の従
来例と異なる部分は、アドレスデコーダ１からの
ラインセレクト信号Sc，S1，…S15を入力する第
１、第２のコントロールメモリ２ａ，２ｂを設け
ると共に、第１、第２のコントロールメモリ２
ａ，２ｂからの駆動信号を入力するインターフエ
ース４を設けた点である。
アドレスデコーダ１には、アドレスイネーブル
AE及びアドレス信号Ac〜A3が入力し、ラインセ
レクタ信号Sc〜S15を出力する。第１及び第２の
コントロールメモリ２ａ及び２ｂには、アドレス
デコーダ１から、それぞれラインセレクト信号Sc
〜S7及びS8〜S15が８本づつ印加されると共に、
データ信号Dc〜D7とマスターリセツト信号MRが
それぞれ並列して印加されており、第１、第２の
各コントロールメモリ２ａ，２ｂからは、それぞ
れ64本のスイツチマトリツクス駆動信号が出力さ
れる。インターフエース４は、インターフエース
イネエーブルIEと、アドレスデコーダ１に印加
されている最上位アドレス信号A3とが印加され、
64本のスイツチマトリツクス駆動信号をアナログ
スイツチアレイ３に出力する。アドレスデコーダ
１、第１、第２のコントロールメモリ２ａ，２ｂ
及びインターフエース４は、何れもデイジタル信
号を扱ている。アナログスイツチアレイ３は、ラ
イン（入力線）Lc〜L7とジヤンクタ（出力線）Jc
〜J7とを、インターフエース４からの駆動信号に
よつてオンとなるスイツチマトリツクスを介して
接続し、アドレス信号を通過させる。尚、第１図
において、VDD，VSS，VEEは、何れも電源電圧を
示している。
AE及びアドレス信号Ac〜A3が入力し、ラインセ
レクタ信号Sc〜S15を出力する。第１及び第２の
コントロールメモリ２ａ及び２ｂには、アドレス
デコーダ１から、それぞれラインセレクト信号Sc
〜S7及びS8〜S15が８本づつ印加されると共に、
データ信号Dc〜D7とマスターリセツト信号MRが
それぞれ並列して印加されており、第１、第２の
各コントロールメモリ２ａ，２ｂからは、それぞ
れ64本のスイツチマトリツクス駆動信号が出力さ
れる。インターフエース４は、インターフエース
イネエーブルIEと、アドレスデコーダ１に印加
されている最上位アドレス信号A3とが印加され、
64本のスイツチマトリツクス駆動信号をアナログ
スイツチアレイ３に出力する。アドレスデコーダ
１、第１、第２のコントロールメモリ２ａ，２ｂ
及びインターフエース４は、何れもデイジタル信
号を扱ている。アナログスイツチアレイ３は、ラ
イン（入力線）Lc〜L7とジヤンクタ（出力線）Jc
〜J7とを、インターフエース４からの駆動信号に
よつてオンとなるスイツチマトリツクスを介して
接続し、アドレス信号を通過させる。尚、第１図
において、VDD，VSS，VEEは、何れも電源電圧を
示している。
このように構成した装置の動作を説明すれば、
以下の通りである。
以下の通りである。
アドレスデコーダ１に印加されたアドレス信号
Ac〜A3は、アドレスイネエーブルAEが、“Ｈ”
レベルとなつた時、デコードされ、ラインセレク
トSc〜S15のうちの１本が“Ｈ”レベルとなる。
アドレス信号の最上位アドレスA3は第１、第２
のコントロールメモリのバンクセレクトを行う。
第１、第２の各コントロールメモリ２ａ，２ｂ
は、何れもラインセレクトが“Ｈ”レベルとなつ
たラインにデータ入力Dc〜D7を取込み、そのデ
ータを記憶する。各ラインセレクトを順次“Ｈ”
レベルとし、次々と各ラインにデータの書込みを
行い、第１、第２のコントロールメモリ２ａ，２
ｂの全てにデータを書込んだ後は、これらには本
実施例の場合、合計で128個のデータを格納した
ことになる。格納されたデータは、マスターリセ
ツト信号MRを第１、第２のコントロールメモリ
２ａ，２ｂに与えることによつて全てリセツトさ
れる。インターフエース４は、第１、第２のコン
トロールメモリ２ａ，２ｂからそれぞれ出力され
る64本のマトリツクススイツチ駆動信号のうち、
バンクセレクトを行う最上位アドレスA3によつ
て決定される書込指示が出ていない側のコントロ
ールメモリ側からの64本の駆動信号をセレクト
し、インターフエースイネエーブルIEが“Ｈ”
レベルの時のその駆動信号を取込む。そして、こ
の駆動信号の内容に応じて、アナログスイツチア
レイ３内のマトリツクススイツチが駆動される。
アナログスイツチアレイ３において、８×８個の
マトリツクススイツチは、インターフエース４か
らの駆動信号の内容に応じた所定のものがオンと
なり、これによつて、ラインとジヤンクタ間の
入／切をコントロールメモリに予め書込んだデー
タに応じて順次行うことができる。
Ac〜A3は、アドレスイネエーブルAEが、“Ｈ”
レベルとなつた時、デコードされ、ラインセレク
トSc〜S15のうちの１本が“Ｈ”レベルとなる。
アドレス信号の最上位アドレスA3は第１、第２
のコントロールメモリのバンクセレクトを行う。
第１、第２の各コントロールメモリ２ａ，２ｂ
は、何れもラインセレクトが“Ｈ”レベルとなつ
たラインにデータ入力Dc〜D7を取込み、そのデ
ータを記憶する。各ラインセレクトを順次“Ｈ”
レベルとし、次々と各ラインにデータの書込みを
行い、第１、第２のコントロールメモリ２ａ，２
ｂの全てにデータを書込んだ後は、これらには本
実施例の場合、合計で128個のデータを格納した
ことになる。格納されたデータは、マスターリセ
ツト信号MRを第１、第２のコントロールメモリ
２ａ，２ｂに与えることによつて全てリセツトさ
れる。インターフエース４は、第１、第２のコン
トロールメモリ２ａ，２ｂからそれぞれ出力され
る64本のマトリツクススイツチ駆動信号のうち、
バンクセレクトを行う最上位アドレスA3によつ
て決定される書込指示が出ていない側のコントロ
ールメモリ側からの64本の駆動信号をセレクト
し、インターフエースイネエーブルIEが“Ｈ”
レベルの時のその駆動信号を取込む。そして、こ
の駆動信号の内容に応じて、アナログスイツチア
レイ３内のマトリツクススイツチが駆動される。
アナログスイツチアレイ３において、８×８個の
マトリツクススイツチは、インターフエース４か
らの駆動信号の内容に応じた所定のものがオンと
なり、これによつて、ラインとジヤンクタ間の
入／切をコントロールメモリに予め書込んだデー
タに応じて順次行うことができる。
このようにして、ラインとジヤンクタ間の入／
切は、第１、第２の何れか一方のコントロールメ
モリからの駆動信号によつて常に維持され、最上
位アドレスA3によつて決定される書込指示が出
ている他方のコントロールメモリ側はその間に新
しいデータの書き換えが行われる。
切は、第１、第２の何れか一方のコントロールメ
モリからの駆動信号によつて常に維持され、最上
位アドレスA3によつて決定される書込指示が出
ている他方のコントロールメモリ側はその間に新
しいデータの書き換えが行われる。
第２図及び第３図は、第１図においてインター
フエース４の一例を示す構成ブロツク図である。
こでは何れも一つの回路を示しているが、実際に
はアナログスイツチアレイ３内のスイツチ数に対
応して例えば64個の第２図に示す回路がインター
フエース内に設けられている。
フエース４の一例を示す構成ブロツク図である。
こでは何れも一つの回路を示しているが、実際に
はアナログスイツチアレイ３内のスイツチ数に対
応して例えば64個の第２図に示す回路がインター
フエース内に設けられている。
第２図の回路は、第１のコントロールメモリ２
ａからの駆動信号が一つの入力端に印加され、他
の一つの入力端に最上位アドレスA3が反転して
印加されるゲートＧ１と、第２のコントロールメ
モリ２ｂからの駆動信号が一つの入力端に印加さ
れ他の一つの入力端に最上位アドレスA3がその
まま印加されるゲートＧ２と、各ゲートＧ１，Ｇ
２の出力信号のオアをとるゲートＧ３と、このゲ
ートＧ３の出力をインターフエースイネエーブル
IEによつてラツチするラツチ回路LCと、ラツチ
回路LCの出力を記憶するフリツプフロツプFFと
で構成されている。
ａからの駆動信号が一つの入力端に印加され、他
の一つの入力端に最上位アドレスA3が反転して
印加されるゲートＧ１と、第２のコントロールメ
モリ２ｂからの駆動信号が一つの入力端に印加さ
れ他の一つの入力端に最上位アドレスA3がその
まま印加されるゲートＧ２と、各ゲートＧ１，Ｇ
２の出力信号のオアをとるゲートＧ３と、このゲ
ートＧ３の出力をインターフエースイネエーブル
IEによつてラツチするラツチ回路LCと、ラツチ
回路LCの出力を記憶するフリツプフロツプFFと
で構成されている。
最上位アドレスA3によつて、第１、第２のコ
ントロールメモリ２ａ，２ｂの何れか一方からの
駆動信号がゲートＧ１，Ｇ２によつてセレクトさ
れ、この駆動信号がインターフエースイネエーブ
ルIEによつて、フリツプフロツプFFを介して、
アナログスイツチアレイ３側に与えられる。
ントロールメモリ２ａ，２ｂの何れか一方からの
駆動信号がゲートＧ１，Ｇ２によつてセレクトさ
れ、この駆動信号がインターフエースイネエーブ
ルIEによつて、フリツプフロツプFFを介して、
アナログスイツチアレイ３側に与えられる。
尚、第２図回路において、メモリ手段として機
能しているフリツプフロツプFFに代えて、ホー
ルドコンデンサを使用してもよい。この場合、ホ
ールドコンデンサとしては、各マトリツクススイ
ツチ自身が有している容量を利用することもでき
る。
能しているフリツプフロツプFFに代えて、ホー
ルドコンデンサを使用してもよい。この場合、ホ
ールドコンデンサとしては、各マトリツクススイ
ツチ自身が有している容量を利用することもでき
る。
第３図の回路は、第２図回路において、ラツチ
回路LCとフリツプフロツプFFを何れも省略した
ものである。この回路の場合、第１、第２のコン
トロールメモリの何れか一方は、常にアナログス
イツチアレイ３内の各スイツチの入／切状態と同
じ内容となる。
回路LCとフリツプフロツプFFを何れも省略した
ものである。この回路の場合、第１、第２のコン
トロールメモリの何れか一方は、常にアナログス
イツチアレイ３内の各スイツチの入／切状態と同
じ内容となる。
次に、このようなマトリツクススイツチを多数
個組合せてデイレイマツプを構成する場合の動作
を説明する。例えば、８×８マトリツクススイツ
チが100個ある場合、合計では6400個について、
全てデータの書込みを行う必要があり、一つのデ
イレイマツプを作るのに、約40μsの時間がかか
る。
個組合せてデイレイマツプを構成する場合の動作
を説明する。例えば、８×８マトリツクススイツ
チが100個ある場合、合計では6400個について、
全てデータの書込みを行う必要があり、一つのデ
イレイマツプを作るのに、約40μsの時間がかか
る。
これに対して、例えば、一つのデイレイマツプ
で行われるエコー受信時間は約200μsである。
で行われるエコー受信時間は約200μsである。
第１１図に示すような構成の従来のマトリツク
ススイツチ回路においては、第４図に示すタイム
チヤートのように、１回のエコー受信ごとに、デ
イレイマツプの内容を書込え、これを繰返してい
た。このために、エコー受信時には、デイレイマ
ツプの書換えを行うことはできない。
ススイツチ回路においては、第４図に示すタイム
チヤートのように、１回のエコー受信ごとに、デ
イレイマツプの内容を書込え、これを繰返してい
た。このために、エコー受信時には、デイレイマ
ツプの書換えを行うことはできない。
本発明に係るマトリツクススイツチ回路におい
ては、第１のコントロールメモリ２ａと、第２の
コントロールメモリ２ｂ及びインターフエース４
内にメモリ手段を有しており、第５図に示すタイ
ムチヤートのように、第１、第２のコントロール
メモリの内容は、エコー受信時に随時書換えが可
能となる。そして、書換えを行つていないメモリ
の内容が、随時インターフエース部へトランスフ
アーされる。
ては、第１のコントロールメモリ２ａと、第２の
コントロールメモリ２ｂ及びインターフエース４
内にメモリ手段を有しており、第５図に示すタイ
ムチヤートのように、第１、第２のコントロール
メモリの内容は、エコー受信時に随時書換えが可
能となる。そして、書換えを行つていないメモリ
の内容が、随時インターフエース部へトランスフ
アーされる。
第６図は、更に、ドツプラー付フエイズドアレ
イセクタ走査型超音波診断装置に適用することを
想定した場合の動作タイミングを示すタイムチヤ
ートである。この場合には、ＢモードとＤモード
（トツプラモード）を交互にマツピングすること
となるが、微弱な信号を取り扱うＤモードの際中
には、メモリの書換えは第６図に示すように行わ
ない。又、Ｂモードのマツピングは、１回のエコ
ー受信ごとに異なるが、Ｄモードにおいては、サ
ンプルポジシヨンを変更しない限り、毎回のエコ
ー受信とも同じマツピングで行われ、一方のコン
トロールメモリは初期設定のみで、書換えは不要
となる。
イセクタ走査型超音波診断装置に適用することを
想定した場合の動作タイミングを示すタイムチヤ
ートである。この場合には、ＢモードとＤモード
（トツプラモード）を交互にマツピングすること
となるが、微弱な信号を取り扱うＤモードの際中
には、メモリの書換えは第６図に示すように行わ
ない。又、Ｂモードのマツピングは、１回のエコ
ー受信ごとに異なるが、Ｄモードにおいては、サ
ンプルポジシヨンを変更しない限り、毎回のエコ
ー受信とも同じマツピングで行われ、一方のコン
トロールメモリは初期設定のみで、書換えは不要
となる。
このようにして、信号のトランスフアーに必要
な時間を無視すれば、瞬時にして、次々と異なる
モードに移行することができる。
な時間を無視すれば、瞬時にして、次々と異なる
モードに移行することができる。
尚、この例において、第７図に示すように、例
えば一方のコントロールメモリ２ａ側に、Ｂモー
ドにおけるエコー受信時に、それぞれ異なつた焦
点距離Ｆ１，Ｆ２，Ｆ３…となるようなデータを
書込み、これによつてマツピングを行わせるよう
にすれば、セクタ走査におけるリアルタイムダイ
ナミツクフオーカスを行うことができる。
えば一方のコントロールメモリ２ａ側に、Ｂモー
ドにおけるエコー受信時に、それぞれ異なつた焦
点距離Ｆ１，Ｆ２，Ｆ３…となるようなデータを
書込み、これによつてマツピングを行わせるよう
にすれば、セクタ走査におけるリアルタイムダイ
ナミツクフオーカスを行うことができる。
因みに、１回のエコー受信継続時間が200μs、
１マツプ書換えに要する時間が40μsとすれば、５
段のダイナミツクフオーカスが最大可能である。
１マツプ書換えに要する時間が40μsとすれば、５
段のダイナミツクフオーカスが最大可能である。
第８図及び第９図は、本発明の更に別の実施例
を示す構成ブロツク図である。
を示す構成ブロツク図である。
第８図の実施例では、コントロールメモリを２
ａ，２ｂ，２ｃの３個設け、インターフエース４
は、アドレス信号の最上位２ビツトA3，A4によ
つて、３個のコントロールメモリ２ａ，２ｂ，２
ｃの何れかからの駆動信号をセレクトするように
構成したものである。
ａ，２ｂ，２ｃの３個設け、インターフエース４
は、アドレス信号の最上位２ビツトA3，A4によ
つて、３個のコントロールメモリ２ａ，２ｂ，２
ｃの何れかからの駆動信号をセレクトするように
構成したものである。
第９図の実施例では、インターフエース４内
に、例えば64ビツトの記憶容量を有したスイツチ
のようなメモリ手段４１を設け、コントロールメ
モリを１個としたものである。この例では、イン
ターフエース４内のメモリ手段の内容が、アナロ
グスイツチアレイ３にトランススフアーされてい
る間に、コントロールメモリ２内の内容が書換え
られる。
に、例えば64ビツトの記憶容量を有したスイツチ
のようなメモリ手段４１を設け、コントロールメ
モリを１個としたものである。この例では、イン
ターフエース４内のメモリ手段の内容が、アナロ
グスイツチアレイ３にトランススフアーされてい
る間に、コントロールメモリ２内の内容が書換え
られる。
第１０図は、第９図の実施例によつて、Ｂモー
ドとＤモードの連続運転を行う場合の動作タイミ
ングを示すタイミングチヤートである。
ドとＤモードの連続運転を行う場合の動作タイミ
ングを示すタイミングチヤートである。
（発明の効果）
以上説明したように、本発明によれば、ライン
とジヤンクタの入／切状態を維持したまま、即
ち、信号がスイツチを通過している状態でコント
ロールメモリの内容を書き換えることのできるマ
トリツクススイツチ回路が実現できる。
とジヤンクタの入／切状態を維持したまま、即
ち、信号がスイツチを通過している状態でコント
ロールメモリの内容を書き換えることのできるマ
トリツクススイツチ回路が実現できる。
本発明のマトリツクススイツチ回路を用いて、
超音波診断装置におけるデイレイマツプを構成す
れば、各モード間の移行を瞬時にして行うことが
でき、本発明は超音波診断装置に使用して特に実
用的である。
超音波診断装置におけるデイレイマツプを構成す
れば、各モード間の移行を瞬時にして行うことが
でき、本発明は超音波診断装置に使用して特に実
用的である。
第１図は本発明の一実施例を示す構成ブロツク
図、第２図及び第３図は第１図におけるインター
フエースの一例を示す構成ブロツク図、第４図は
従来回路における動作タイミングを示すタイムチ
ヤート、第５図乃至第７図は本発明回路における
動作タイミングを示すタイムチヤート、第８図及
び第９図は本発明の他の実施例の構成ブロツク
図、第１０図は第９図回路の動作のタイムチヤー
ト、第１１図は従来回路の構成ブロツク図であ
る。 １…アドレスデコーダ、２ａ，２ｂ…第１、第
２のコントロールメモリ、３…アナログスイツチ
アレイ、４…インターフエース。
図、第２図及び第３図は第１図におけるインター
フエースの一例を示す構成ブロツク図、第４図は
従来回路における動作タイミングを示すタイムチ
ヤート、第５図乃至第７図は本発明回路における
動作タイミングを示すタイムチヤート、第８図及
び第９図は本発明の他の実施例の構成ブロツク
図、第１０図は第９図回路の動作のタイムチヤー
ト、第１１図は従来回路の構成ブロツク図であ
る。 １…アドレスデコーダ、２ａ，２ｂ…第１、第
２のコントロールメモリ、３…アナログスイツチ
アレイ、４…インターフエース。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号をデコードするアドレスデコー
ダと、このアドレスデコーダでデコードされたア
ドレスにデータが書込まれる書換え可能なコント
ロールメモリと、このコントロールメモリからの
信号に応じて複数個のマトリツクススイツチが駆
動されラインとジヤンクタ間の入／切の接続を行
うアナログスイツチアレイとを備えたマトリツク
ススイツチ回路において、前記コントロールメモ
リと前記アナログスイツチアレイ間に、前記コン
トロールメモリからの信号を前記コントロールメ
モリの書込み指示のタイミングに応じてセレクト
するセレクト手段と、このセレクト手段によつて
セレクトした信号を保持すると共に前記アナログ
スイツチアレイ内のスイツチ数に対応した数のメ
モリ手段とを含むインターフエースを設けたこと
を特徴とするマトリツクススイツチ回路。 ２ コントロールメモリは、複数個で構成されて
おり、インターフエース内のセレクト手段は前記
複数個のうちの何れか一つのコントロールメモリ
からの信号をセレクトするように構成されている
ことを特徴とする特許請求の範囲第１項記載のマ
トリツクススイツチ回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027769A JPS61187846A (ja) | 1985-02-15 | 1985-02-15 | マトリツクススイツチ回路 |
| EP19860901487 EP0211960A4 (en) | 1985-02-15 | 1986-02-14 | MATRIX SWITCHING CIRCUIT. |
| DE1986901487 DE211960T1 (de) | 1985-02-15 | 1986-02-14 | Matrix-vermittlungsanordnung. |
| PCT/JP1986/000066 WO1986005049A1 (en) | 1985-02-15 | 1986-02-14 | Matrix switching circuit |
| US07/159,487 US4803486A (en) | 1985-02-15 | 1988-02-22 | Matrix switch circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60027769A JPS61187846A (ja) | 1985-02-15 | 1985-02-15 | マトリツクススイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61187846A JPS61187846A (ja) | 1986-08-21 |
| JPH026531B2 true JPH026531B2 (ja) | 1990-02-09 |
Family
ID=12230188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60027769A Granted JPS61187846A (ja) | 1985-02-15 | 1985-02-15 | マトリツクススイツチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4803486A (ja) |
| EP (1) | EP0211960A4 (ja) |
| JP (1) | JPS61187846A (ja) |
| WO (1) | WO1986005049A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611527U (ja) * | 1992-04-06 | 1994-02-15 | 政▲いち▼ 大畑 | 歯ブラシ |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276439A (en) * | 1988-05-23 | 1994-01-04 | Kabushiki Kaisha Toshiba | Digital signal exchange equipment |
| CA1326303C (en) * | 1988-08-31 | 1994-01-18 | Hideki Shutou | Extended logical scale structure of a programmable logic array |
| JPH0732843U (ja) * | 1991-12-18 | 1995-06-16 | テクノエクセル株式会社 | 圧力スイッチ装置 |
| FR2711016B1 (fr) * | 1993-10-05 | 1995-11-17 | Thomson Csf | Système de commande d'un arrangement d'éléments transducteurs-électromagnétiques ou électroacoustiques. |
| US6961303B1 (en) * | 2000-09-21 | 2005-11-01 | Serconet Ltd. | Telephone communication system and method over local area network wiring |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4196582A (en) * | 1975-01-06 | 1980-04-08 | Ebauches S.A. | Control device for an electronic watch |
| JPS5926917B2 (ja) * | 1976-03-09 | 1984-07-02 | セイコーエプソン株式会社 | 電子時計 |
| US4065916A (en) * | 1977-01-17 | 1978-01-03 | Texas Instruments Incorporated | Electronic timepiece |
| JPS5435645A (en) * | 1977-08-25 | 1979-03-15 | Hitachi Denshi Ltd | Input/output control system for real-time data |
| JPS54109342A (en) * | 1978-02-15 | 1979-08-27 | Nec Corp | Data processor |
| JPS5677891A (en) * | 1979-11-29 | 1981-06-26 | Tokyo Shibaura Electric Co | Displayyunit drive circuit |
| US4281550A (en) * | 1979-12-17 | 1981-08-04 | North American Philips Corporation | Curved array of sequenced ultrasound transducers |
| DE3120163A1 (de) * | 1981-05-21 | 1982-12-09 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Cmos-auswahlschaltung |
| US4535360A (en) * | 1983-09-27 | 1985-08-13 | At&T Bell Laboratories | Low power wideband switching array element |
-
1985
- 1985-02-15 JP JP60027769A patent/JPS61187846A/ja active Granted
-
1986
- 1986-02-14 EP EP19860901487 patent/EP0211960A4/en not_active Withdrawn
- 1986-02-14 WO PCT/JP1986/000066 patent/WO1986005049A1/ja not_active Application Discontinuation
-
1988
- 1988-02-22 US US07/159,487 patent/US4803486A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0611527U (ja) * | 1992-04-06 | 1994-02-15 | 政▲いち▼ 大畑 | 歯ブラシ |
Also Published As
| Publication number | Publication date |
|---|---|
| US4803486A (en) | 1989-02-07 |
| EP0211960A4 (en) | 1988-09-07 |
| JPS61187846A (ja) | 1986-08-21 |
| EP0211960A1 (en) | 1987-03-04 |
| WO1986005049A1 (en) | 1986-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3223964B2 (ja) | 半導体記憶装置 | |
| US5119342A (en) | Focused ultrasound imaging system and method | |
| US4680738A (en) | Memory with sequential mode | |
| JP3317187B2 (ja) | 半導体記憶装置 | |
| JPH09231740A (ja) | 半導体記憶装置 | |
| JPH0636311B2 (ja) | ２重ポートｖｒａｍメモリ | |
| JPH0660640A (ja) | 半導体メモリ装置 | |
| US5121361A (en) | Programmable beam former | |
| US4967397A (en) | Dynamic RAM controller | |
| CN107209255A (zh) | 多线接收波束形成器以及相关的系统和方法 | |
| JPH026531B2 (ja) | ||
| JPS58133698A (ja) | 半導体メモリ装置 | |
| JPH02189790A (ja) | ダイナミック形半導体記憶装置 | |
| US4386421A (en) | Memory device | |
| US6928024B2 (en) | RAM memory circuit and method for memory operation at a multiplied data rate | |
| JPH0672919B2 (ja) | 超音波エコー信号の変換方法 | |
| JPS59118142A (ja) | リアルタイム表示形超音波断層装置 | |
| US6115324A (en) | Transmit memory for ultrasound | |
| JPH0713860B2 (ja) | 半導体記憶装置 | |
| JPS63292494A (ja) | 半導体メモリ | |
| JPH0219458B2 (ja) | ||
| JP2689498B2 (ja) | 画像メモリ装置 | |
| JPS61196948A (ja) | 超音波診断装置 | |
| JPS62231187A (ja) | 走査切換回路 | |
| JPS6330714B2 (ja) |