JPH0256960A - Ｍｏｓ型半導体記憶装置の製造方法 - Google Patents
Ｍｏｓ型半導体記憶装置の製造方法Info
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- JPH0256960A JPH0256960A JP63207584A JP20758488A JPH0256960A JP H0256960 A JPH0256960 A JP H0256960A JP 63207584 A JP63207584 A JP 63207584A JP 20758488 A JP20758488 A JP 20758488A JP H0256960 A JPH0256960 A JP H0256960A
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- memory cell
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- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 31
- 239000000969 carrier Substances 0.000 abstract description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＭＯ５型半導体メモリセルからなるメモリセル
領域と自己基板電位発生回路（以下、ＢＢＧと略す；
Ｂａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ ）とを有す
るＭＯＳ型半導体記憶装置に関する。
領域と自己基板電位発生回路（以下、ＢＢＧと略す；
Ｂａｃｋ Ｂｉａｓ Ｇｅｎｅｒａｔｏｒ ）とを有す
るＭＯＳ型半導体記憶装置に関する。
［従来の技術］
従来、ＭＯＳ型半導体記憶装置においては、半導体基板
上のＢＢＧ領域とメモリセル領域との間に、素子分離用
酸化膜（以下、フィールド酸化膜という）及びこのフィ
ールド酸化膜をゲート酸化膜とするＭＯＳ型トランジス
タ（以下、ＶＴ２という）が形成されている。
上のＢＢＧ領域とメモリセル領域との間に、素子分離用
酸化膜（以下、フィールド酸化膜という）及びこのフィ
ールド酸化膜をゲート酸化膜とするＭＯＳ型トランジス
タ（以下、ＶＴ２という）が形成されている。
第４図は従来のＭＯＳ型半導体記憶装置におけるメモリ
セル領域内のメモリセルと前記フィールド酸化膜を示す
断面図である。
セル領域内のメモリセルと前記フィールド酸化膜を示す
断面図である。
Ｐ型シリコン基板６の表面にはＢＢＧ形成領域の出力電
極８が接続されるＮ＋拡散層９が形成されている。ＢＢ
ＧはこのＮ１拡散層９からキャリアを半導体基板６に注
入して基板の電位を一定に保持する。一方、メモリセル
領域にはそのメモリセルのトレンチ１３の側面及び底面
に、Ｎ１拡散層１５が形成されており、トレンチ１３内
は多結晶シリコン領域１２により埋込まれている。なお
、符号１４はメモリセルのトランスファゲートであり、
符号１８は保護膜である。そして、このＢＢＧ領域とメ
モリセル領域との間には、フィールド酸化膜１０及びこ
のフィールド酸化膜をゲート酸化膜とするＶＴ２が形成
されており、これによりＢＢＧ領域とメモリセル領域と
が絶縁分離されている。
極８が接続されるＮ＋拡散層９が形成されている。ＢＢ
ＧはこのＮ１拡散層９からキャリアを半導体基板６に注
入して基板の電位を一定に保持する。一方、メモリセル
領域にはそのメモリセルのトレンチ１３の側面及び底面
に、Ｎ１拡散層１５が形成されており、トレンチ１３内
は多結晶シリコン領域１２により埋込まれている。なお
、符号１４はメモリセルのトランスファゲートであり、
符号１８は保護膜である。そして、このＢＢＧ領域とメ
モリセル領域との間には、フィールド酸化膜１０及びこ
のフィールド酸化膜をゲート酸化膜とするＶＴ２が形成
されており、これによりＢＢＧ領域とメモリセル領域と
が絶縁分離されている。
［発明が解決しようとする課題］
しかしながら、近時、半導体装置は高速化及び高密度化
が促進されており、このため、ＢＢＧ領域とメモリセル
領域とがより一層近接して配置されるようになった。こ
のため、従来のフィールド酸化膜及びＶＴ２による絶縁
分離では不十分であり、ＢＢＧの出力から拡散１！９を
介して基板６に注入されたキャリアがメモリセル領域に
到達してしまうことがある。このような事態が発生する
とメモリセルに蓄えられた情報が失われてしまうことに
なる。
が促進されており、このため、ＢＢＧ領域とメモリセル
領域とがより一層近接して配置されるようになった。こ
のため、従来のフィールド酸化膜及びＶＴ２による絶縁
分離では不十分であり、ＢＢＧの出力から拡散１！９を
介して基板６に注入されたキャリアがメモリセル領域に
到達してしまうことがある。このような事態が発生する
とメモリセルに蓄えられた情報が失われてしまうことに
なる。
本発明はかかる問題点に鑑みてなされたものであって、
ＢＢＧとメモリセル領域とが近接して配置され、ＶＴ２
のしきい値電圧が低下してもＢＢＧ出力から注入される
キャリアによってメモリセルの情報が失われることがな
く、高集積化に好適のＭＯＳ型半導体記憶装置を提供す
ることを目的とする。
ＢＢＧとメモリセル領域とが近接して配置され、ＶＴ２
のしきい値電圧が低下してもＢＢＧ出力から注入される
キャリアによってメモリセルの情報が失われることがな
く、高集積化に好適のＭＯＳ型半導体記憶装置を提供す
ることを目的とする。
［課題を解決するための手段］
本発明に係るＭＯ８型半導体記憶装置は、半導体基板に
ＭＯＳ型半導体メモリセルと、自己基板電位発生回路と
が形成されたＭＯＳ型半導体記憶装置において、前記メ
モリセルの形成領域と前記自己基板電位発生回路との間
にて前記基板に設けられたトレンチと、このトレンチの
側面及び底面に配置された拡散層と、この拡散層に接続
されて拡散層を一定電位に保持する配線とを有すること
を特徴とする ［作用コ 本発明においては、ＢＢＧの形成領域とメモリセルの形
成領域との間の半導体基板にトレンチを配置し、このト
レンチの側面及び底面に拡散層を形成しである。そして
、この拡散層に接続された配線を介して前記拡散層を一
定電圧に保持している。これにより、ＢＢＧの出力から
基板に注入されたキャリアのうち、メモリセル領域に向
かうものは前記トレンチの側面及び底面の拡散層に捕捉
され、メモリセルに到達することはない、従って、ＢＢ
Ｇによりメモリセルに蓄えられた情報が失われることが
防止できる。
ＭＯＳ型半導体メモリセルと、自己基板電位発生回路と
が形成されたＭＯＳ型半導体記憶装置において、前記メ
モリセルの形成領域と前記自己基板電位発生回路との間
にて前記基板に設けられたトレンチと、このトレンチの
側面及び底面に配置された拡散層と、この拡散層に接続
されて拡散層を一定電位に保持する配線とを有すること
を特徴とする ［作用コ 本発明においては、ＢＢＧの形成領域とメモリセルの形
成領域との間の半導体基板にトレンチを配置し、このト
レンチの側面及び底面に拡散層を形成しである。そして
、この拡散層に接続された配線を介して前記拡散層を一
定電圧に保持している。これにより、ＢＢＧの出力から
基板に注入されたキャリアのうち、メモリセル領域に向
かうものは前記トレンチの側面及び底面の拡散層に捕捉
され、メモリセルに到達することはない、従って、ＢＢ
Ｇによりメモリセルに蓄えられた情報が失われることが
防止できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の第１の実施例を示すパターン平面図、
第２図は第１図中の■−■線により破断した部分の断面
図である。
第２図は第１図中の■−■線により破断した部分の断面
図である。
本実施例に係るＭＯＳ型半導体記憶装置１においては、
メモリセル形成領域２とＢＢＧ３との間に溝領域４が配
置されている。
メモリセル形成領域２とＢＢＧ３との間に溝領域４が配
置されている。
ＢＢＧ３の出力電極８は、Ｐ型シリコン基板６の表面に
形成されたＮ十拡散層９に接続されており、ＢＢＧ３は
このＮ＋拡散層９から基板６ヘキヤリアを注入すること
によって基板６の電位を一定に保持する。この電位は通
常−３乃至４■である。
形成されたＮ十拡散層９に接続されており、ＢＢＧ３は
このＮ＋拡散層９から基板６ヘキヤリアを注入すること
によって基板６の電位を一定に保持する。この電位は通
常−３乃至４■である。
また、メモリセル領域２のトレンチ型メモリセルは基板
６に形成されたトレンチ１３の側面及び底面にＮ＋拡散
層１５を形成して構成されており、トランスファゲート
１４により駆動される。このトレンチ１３の内部は多結
晶シリコン領域１２により埋め込まれている。そして、
このトレンチ１３とＮ“拡散層９との間の基板６には、
フィールド酸化膜１０に加えてトレンチ７が形成されて
いる。このトレンチ７は基板６の表面に所定の深さで形
成されており、このトレンチ７の基板６側領域にはＮ＋
拡散１７１１５ ａが形成されている。このＮ十拡散層
１５ａはトレンチ７の側面及び底面に加えて基板６の表
面にも若干延出して形成されている。一方、トレンチ７
の側面及び底面上には酸化膜１７が形成されており、更
に、トレンチ７内は多結晶シリコン領域１６により埋め
込まれている。
６に形成されたトレンチ１３の側面及び底面にＮ＋拡散
層１５を形成して構成されており、トランスファゲート
１４により駆動される。このトレンチ１３の内部は多結
晶シリコン領域１２により埋め込まれている。そして、
このトレンチ１３とＮ“拡散層９との間の基板６には、
フィールド酸化膜１０に加えてトレンチ７が形成されて
いる。このトレンチ７は基板６の表面に所定の深さで形
成されており、このトレンチ７の基板６側領域にはＮ＋
拡散１７１１５ ａが形成されている。このＮ十拡散層
１５ａはトレンチ７の側面及び底面に加えて基板６の表
面にも若干延出して形成されている。一方、トレンチ７
の側面及び底面上には酸化膜１７が形成されており、更
に、トレンチ７内は多結晶シリコン領域１６により埋め
込まれている。
また、基板６上には、金属配線１１が形成されており、
この金属配線１１はＮ＋拡散層１５ａに接続されている
。そして金属配線１１は一定の電源（例えば、ＧＮＤ）
に接続されていて、これにより、Ｎ＋拡散層１５ａを一
定電位（ＧＮＤ）に保持するようになっている。なお、
符号１８は各素子の保護膜である。
この金属配線１１はＮ＋拡散層１５ａに接続されている
。そして金属配線１１は一定の電源（例えば、ＧＮＤ）
に接続されていて、これにより、Ｎ＋拡散層１５ａを一
定電位（ＧＮＤ）に保持するようになっている。なお、
符号１８は各素子の保護膜である。
このように構成されたＭＯＳ型半導体記憶装置において
は、ＢＢＧの出力電極８からＮ＋拡散層９を介して基板
６内に注入されたキャリアのうちメモリセル領域２へ向
かうものは、トレンチ１７の一定電位（ＧＮＤ）に保持
されたＮ＋拡散層１５に捕捉される。このため、キャリ
アはメモリセル領域２に到達することはない、従って、
トレンチ型メモリセルに蓄えられた情報が破壊されるこ
とはない。
は、ＢＢＧの出力電極８からＮ＋拡散層９を介して基板
６内に注入されたキャリアのうちメモリセル領域２へ向
かうものは、トレンチ１７の一定電位（ＧＮＤ）に保持
されたＮ＋拡散層１５に捕捉される。このため、キャリ
アはメモリセル領域２に到達することはない、従って、
トレンチ型メモリセルに蓄えられた情報が破壊されるこ
とはない。
第３図は本発明の第２の実施例を示す平面図である。第
３図中の■−■線で示す断面の構造は第１の実施例の第
２図と同様のものになる。
３図中の■−■線で示す断面の構造は第１の実施例の第
２図と同様のものになる。
第１の実施例においては、メモリセル領域２とＢＢＧ３
の形成領域との間に配置される溝領域４は長方形をなす
平面パターンを有し、メモリセル領域２とＢＢＧ３とを
結ぶ線に直交する方向に延長して形成されていたが、こ
の第２の実施例では長さが短い溝領域５がメモリセル領
域２とＢＢＧ３とを結ぶ線に直交する方向に、相互間に
一定間隔をおいて、複数個（図示例は３個）配列されて
いる。
の形成領域との間に配置される溝領域４は長方形をなす
平面パターンを有し、メモリセル領域２とＢＢＧ３とを
結ぶ線に直交する方向に延長して形成されていたが、こ
の第２の実施例では長さが短い溝領域５がメモリセル領
域２とＢＢＧ３とを結ぶ線に直交する方向に、相互間に
一定間隔をおいて、複数個（図示例は３個）配列されて
いる。
溝領域５をこのような形状及び配置とすることにより、
例えば、メモリセル領域２の各メモリセルがトレンチ型
メモリセルである場合はメモリセル領域内の各メモリセ
ルと同一のパターンを使用して絶縁分離用のトレンチ７
を形成することができる。
例えば、メモリセル領域２の各メモリセルがトレンチ型
メモリセルである場合はメモリセル領域内の各メモリセ
ルと同一のパターンを使用して絶縁分離用のトレンチ７
を形成することができる。
この実施例においても、溝領域５の絶縁分離効果は実施
例１と同等のものが得られるのに加え、溝領域５のトレ
ンチの大きさをメモリセル領域２内の各メモリセルのト
レンチと同一のものとすることができ、溝領域５のパタ
ーンの形成が容易であるという利点がある。
例１と同等のものが得られるのに加え、溝領域５のトレ
ンチの大きさをメモリセル領域２内の各メモリセルのト
レンチと同一のものとすることができ、溝領域５のパタ
ーンの形成が容易であるという利点がある。
［発明の効果］
以上、説明したように本発明によれば、ＢＢＧとメモリ
セル領域とが近接して配置されＶＴ２のしきい値電圧が
低下しても、ＢＢＧ出力から基板に注入されるキャリア
によってメモリセル１の情報が失われることが確実に回
避され、ＭＯＳ型半導体記憶装置の高集積化にとって極
めて有益である。
セル領域とが近接して配置されＶＴ２のしきい値電圧が
低下しても、ＢＢＧ出力から基板に注入されるキャリア
によってメモリセル１の情報が失われることが確実に回
避され、ＭＯＳ型半導体記憶装置の高集積化にとって極
めて有益である。
第１図は本発明の第１の実施例を示すパターン平面図、
第２図は第１図中の■−■線により示す部分の断面図、
第３図は本発明の第２の実施例を示すパターン平面図、
第４図は従来のＭＯＳ型半導体記憶装置の一部を示す断
面図である。 １；半導体記憶装置、２；メモセル領域、３；ＢＢＧ、
４，５；溝領域、６；Ｐ型シリコン基板、７；トレンチ
、８ ； ＢＢＧ出力電極、９，１５゜１５ａ；Ｎ＋拡
散層、１０；フィールド酸化膜、１１；金属配線、１２
，１６．多結晶シリコン領域、１３；メモリセルのトレ
ンチ、１４；トランスファゲート、１７；酸化膜、１８
；保護膜第１図
第２図は第１図中の■−■線により示す部分の断面図、
第３図は本発明の第２の実施例を示すパターン平面図、
第４図は従来のＭＯＳ型半導体記憶装置の一部を示す断
面図である。 １；半導体記憶装置、２；メモセル領域、３；ＢＢＧ、
４，５；溝領域、６；Ｐ型シリコン基板、７；トレンチ
、８ ； ＢＢＧ出力電極、９，１５゜１５ａ；Ｎ＋拡
散層、１０；フィールド酸化膜、１１；金属配線、１２
，１６．多結晶シリコン領域、１３；メモリセルのトレ
ンチ、１４；トランスファゲート、１７；酸化膜、１８
；保護膜第１図
Claims (1)
- （１）半導体基板にＭＯＳ型半導体メモリセルと、自己
基板電位発生回路とが形成されたＭＯＳ型半導体記憶装
置において、前記メモリセルの形成領域と前記自己基板
電位発生回路との間にて前記基板に設けられたトレンチ
と、このトレンチの側面及び底面に配置された拡散層と
、この拡散層に接続されて拡散層を一定電位に保持する
配線とを有することを特徴とするＭＯＳ型半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207584A JP2770335B2 (ja) | 1988-08-22 | 1988-08-22 | Ｍｏｓ型半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63207584A JP2770335B2 (ja) | 1988-08-22 | 1988-08-22 | Ｍｏｓ型半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0256960A true JPH0256960A (ja) | 1990-02-26 |
| JP2770335B2 JP2770335B2 (ja) | 1998-07-02 |
Family
ID=16542181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63207584A Expired - Lifetime JP2770335B2 (ja) | 1988-08-22 | 1988-08-22 | Ｍｏｓ型半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770335B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100296919A1 (en) * | 2006-11-02 | 2010-11-25 | Toyota Jidosha Kabushiki Kaisha | Fluid drive device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261169A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体記憶装置の製造方法 |
-
1988
- 1988-08-22 JP JP63207584A patent/JP2770335B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62261169A (ja) * | 1986-05-07 | 1987-11-13 | Nec Corp | 半導体記憶装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100296919A1 (en) * | 2006-11-02 | 2010-11-25 | Toyota Jidosha Kabushiki Kaisha | Fluid drive device |
| US8257042B2 (en) * | 2006-11-02 | 2012-09-04 | Toyota Jidosha Kabushiki Kaisha | Fluid drive device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2770335B2 (ja) | 1998-07-02 |
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