JPS62261169A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS62261169A JPS62261169A JP61105363A JP10536386A JPS62261169A JP S62261169 A JPS62261169 A JP S62261169A JP 61105363 A JP61105363 A JP 61105363A JP 10536386 A JP10536386 A JP 10536386A JP S62261169 A JPS62261169 A JP S62261169A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に記憶回路と基板電
位発生回路とを遮へいする溝を設けた半導体記憶装置に
関する。
位発生回路とを遮へいする溝を設けた半導体記憶装置に
関する。
半導体記憶装置、例えば等速呼用記憶装置（以降ＲＡＭ
と称す）等では、従来、記憶セルアレーを搭載した半導
体基板内に設けた基板電位発生回路によって半導体基板
の電位を負にすることで、ソースやドレイン等と半導体
基板との間のＰＮ接合に逆バイーアスをかけてその容量
を減らし、トランジスタの動作速度を向上して半導体記
憶装置の呼出時間（アクセスタイム）を短縮するという
効果を出してきた。
と称す）等では、従来、記憶セルアレーを搭載した半導
体基板内に設けた基板電位発生回路によって半導体基板
の電位を負にすることで、ソースやドレイン等と半導体
基板との間のＰＮ接合に逆バイーアスをかけてその容量
を減らし、トランジスタの動作速度を向上して半導体記
憶装置の呼出時間（アクセスタイム）を短縮するという
効果を出してきた。
第３図は従来の半導体記憶装置の基板電位発生回路の一
例の等価回路図である。
例の等価回路図である。
この基板電位発生回路は、第３図に示すように、トラン
ジスタＴＩ及びＴ２の接続点に入力信号（例えば振幅が
電源電圧値と同じ繰返しパルス信号）を容量ＣＭを介し
て入れ、この回路の働きによってトランジスタＴ２のド
レイン即ち半導体基板１の電位を、トランジスタＴ１の
ソースの接地電位に対して負になるようにする。その結
果、トランジスタＴｌ及びＴ２の接続点並びにその接続
点に接続している容量ＣＭの一方の電極からダイオード
Ｄを介して半導体基板１に電子が注入される。
ジスタＴＩ及びＴ２の接続点に入力信号（例えば振幅が
電源電圧値と同じ繰返しパルス信号）を容量ＣＭを介し
て入れ、この回路の働きによってトランジスタＴ２のド
レイン即ち半導体基板１の電位を、トランジスタＴ１の
ソースの接地電位に対して負になるようにする。その結
果、トランジスタＴｌ及びＴ２の接続点並びにその接続
点に接続している容量ＣＭの一方の電極からダイオード
Ｄを介して半導体基板１に電子が注入される。
この半導体基板１に注入された電子は、この基板に他の
回路が無ければ、しばらくは生存しているが、その後半
導体基板内の多数キャリヤである正孔と結合して消滅す
る。
回路が無ければ、しばらくは生存しているが、その後半
導体基板内の多数キャリヤである正孔と結合して消滅す
る。
第４図は従来の半導体記憶装置の記憶セルの一例の模式
的断面図である。
的断面図である。
この例の記憶セルは、第４図に示すように、半導体基板
１上に設けられたビット線と接続されるドレイン８．ワ
ード線と接続されるゲート７及びソース６とを含む記憶
トランジスタと、一方の電極を容量電極５とするキャパ
シタとが、誘電体膜を介して容量電極５と対向する半導
体基板１の表面で記憶トランジスタのソース６と接続さ
れた構成をしている。
１上に設けられたビット線と接続されるドレイン８．ワ
ード線と接続されるゲート７及びソース６とを含む記憶
トランジスタと、一方の電極を容量電極５とするキャパ
シタとが、誘電体膜を介して容量電極５と対向する半導
体基板１の表面で記憶トランジスタのソース６と接続さ
れた構成をしている。
従って、この従来例のように記憶セルが基板電位発生回
路と同一の半導体基板ｌ上に搭載された半導体記憶装置
では、上述の基板電位発生回路からダイオードを介して
注入された電子が正孔と結合せずに、第４図の矢印１３
に示すように、記憶セルのキャパシタの近くまで到達す
るという現象が起きてしまう。
路と同一の半導体基板ｌ上に搭載された半導体記憶装置
では、上述の基板電位発生回路からダイオードを介して
注入された電子が正孔と結合せずに、第４図の矢印１３
に示すように、記憶セルのキャパシタの近くまで到達す
るという現象が起きてしまう。
上述した従来の半導体記憶装置では半導体基板に注入さ
れた電子が記憶セルのキャパシタの近くまで到達するこ
とがある為、この電子が記憶セルのキャパシタに捕えら
れると充電電圧が例えば高電圧から低電圧へ変化してし
まい場合によっては接地電位にまでなってしまう、従っ
て、例えば２進情報の“１”を書込んだはずが“０゛°
になってしまうというような誤動作を起こすことになる
。
れた電子が記憶セルのキャパシタの近くまで到達するこ
とがある為、この電子が記憶セルのキャパシタに捕えら
れると充電電圧が例えば高電圧から低電圧へ変化してし
まい場合によっては接地電位にまでなってしまう、従っ
て、例えば２進情報の“１”を書込んだはずが“０゛°
になってしまうというような誤動作を起こすことになる
。
即ち、従来の記憶セルと基板電位発生回路とを同一の半
導体基板に有する半導体記憶装置は基板電位発生回路か
らの注入電子によって誤動作を起すという欠点があった
。
導体基板に有する半導体記憶装置は基板電位発生回路か
らの注入電子によって誤動作を起すという欠点があった
。
本発明の目的は、記憶セルと同一の半導体基板に設けら
れた基板電位発生回路から注入された電子によって誤動
作を起こさず安定に動作する半導体記憶装置を提供する
ことにある。
れた基板電位発生回路から注入された電子によって誤動
作を起こさず安定に動作する半導体記憶装置を提供する
ことにある。
本発明の半導体記憶装置は、−導電型の半導体基板上に
設けられた記憶回路及び基板電位発生回路と、前記記憶
回路と前記基板電位発生回路の少くとも一方を囲むよう
に前記半導体基板に設けられた溝と、該溝の表面に設け
られた反対導電型領域とを有し、該反対導電型ｍ域を所
定の電位に保つことによって前記記憶回路と前記基板電
位発生回路とを電気的に遮へいする。
設けられた記憶回路及び基板電位発生回路と、前記記憶
回路と前記基板電位発生回路の少くとも一方を囲むよう
に前記半導体基板に設けられた溝と、該溝の表面に設け
られた反対導電型領域とを有し、該反対導電型ｍ域を所
定の電位に保つことによって前記記憶回路と前記基板電
位発生回路とを電気的に遮へいする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ線の模式的断面図である。
Ａ−Ａ線の模式的断面図である。
この実施例では、第１図（ａ）に示すように、半導体基
板１に設けた記憶セルアレーを取囲むように満２が形成
されている。
板１に設けた記憶セルアレーを取囲むように満２が形成
されている。
又、この実施例では、第１図（ａ）のＡ−Ａ断面から見
ると、第１図（１１）に示すように、一方の電極を容量
電極５とするキャパシタとソース６、ゲー１〜７及びト
レイン８を有する記憶トランジスタとで構成される記憶
セルを複数含む記憶セルアレー（第１図（ｂ）では複数
の記憶セルのうち代表して唯一つのみ示している）を、
半導体基板ｌに形成した反対導電型領域４を有する溝２
が取囲むような横道をしている。この場合、勿論、基板
電位発生回路は満２の外側の半導体基板ｌに設けられる
。
ると、第１図（１１）に示すように、一方の電極を容量
電極５とするキャパシタとソース６、ゲー１〜７及びト
レイン８を有する記憶トランジスタとで構成される記憶
セルを複数含む記憶セルアレー（第１図（ｂ）では複数
の記憶セルのうち代表して唯一つのみ示している）を、
半導体基板ｌに形成した反対導電型領域４を有する溝２
が取囲むような横道をしている。この場合、勿論、基板
電位発生回路は満２の外側の半導体基板ｌに設けられる
。
従って、溝２の反対導電型領域４を定電位（例えば接地
電位）に接続すれば、基板電位発生回路より注入された
電子が、第１図（ｂ）の矢印１３で示すように、記憶セ
ルアレーの方へ移動してきても、溝２の反対導電型領域
４が定電位（例えば接地電位）であるのでその部分で遮
へいされて記憶セルまで到達できない。
電位）に接続すれば、基板電位発生回路より注入された
電子が、第１図（ｂ）の矢印１３で示すように、記憶セ
ルアレーの方へ移動してきても、溝２の反対導電型領域
４が定電位（例えば接地電位）であるのでその部分で遮
へいされて記憶セルまで到達できない。
勿論、この溝２の深さは深ければ深い程注入された電子
を阻止する割合いは高い。
を阻止する割合いは高い。
第２図（ａ）〜（ｄ）は本発明の一実施例の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第２図（ａ）に示すように、先ず、Ｐ型の半導体基板１
の表面に絶縁膜９ＰＡえば酸化膜を形成し、その後ホト
レジスト１０を塗布し写真蝕刻法を用いて溝を形成する
べき位置のホＩ・レジスト１０を除去して開孔する。
の表面に絶縁膜９ＰＡえば酸化膜を形成し、その後ホト
レジスト１０を塗布し写真蝕刻法を用いて溝を形成する
べき位置のホＩ・レジスト１０を除去して開孔する。
次に、第２図（Ｉｔ）に示すように弗酸系エツチング液
で開孔部の絶縁膜９を除去した後、異方性ドライエツチ
ング法により半導体基板１に溝２を形成すると共にホト
レジスト 更に、第２図（ｃ）に示すように、不純物例えばリンを
ドープした多結晶シリコン１１を？？＄２を埋め込むよ
うに成長してから熱処理を行ない溝２の表面に反対導電
型領域４を形成する．ここで、反対導電型領域４は、リ
ンの熱拡散あるいはリンガラス層からのリンの拡散等に
より、形成しても良い。
で開孔部の絶縁膜９を除去した後、異方性ドライエツチ
ング法により半導体基板１に溝２を形成すると共にホト
レジスト 更に、第２図（ｃ）に示すように、不純物例えばリンを
ドープした多結晶シリコン１１を？？＄２を埋め込むよ
うに成長してから熱処理を行ない溝２の表面に反対導電
型領域４を形成する．ここで、反対導電型領域４は、リ
ンの熱拡散あるいはリンガラス層からのリンの拡散等に
より、形成しても良い。
続いて、第２図（＋１）に示すように、表面全体をエツ
チングして半導体基板１を露出させ、最後に、通常の拡
散工程を経て溝２の内側に記憶セルアレーを形成すれば
、第１図（ａ）、（ｂ）に示すような本発明の一実施例
ができる。この場合には、勿論、溝２の外側に基板電位
発生回路を設けている。
チングして半導体基板１を露出させ、最後に、通常の拡
散工程を経て溝２の内側に記憶セルアレーを形成すれば
、第１図（ａ）、（ｂ）に示すような本発明の一実施例
ができる。この場合には、勿論、溝２の外側に基板電位
発生回路を設けている。
又、この実施例とは反対に、記憶セルアレーの代りに電
子の注入源である基板電位発生回路を溝で取囲んでも同
様の効果が得られる事は明らかである。
子の注入源である基板電位発生回路を溝で取囲んでも同
様の効果が得られる事は明らかである。
以上説明したように本発明は、記憶セルアレーあるいは
基板電位発生回路の少なくとも一方の領域を反対導電型
領域を有する溝で収囲み、反対導電型領域を定電位（例
えば接地電位）に固定する事により、基板電位発生回路
から半導体基板に注入された電子が溝の反対導電型領域
で遮へいされる為記憶セルアレーまで到達せず、従って
、注入した電子による半導体記憶装置の誤動作を防止で
きて動作が安定するという効果がある。
基板電位発生回路の少なくとも一方の領域を反対導電型
領域を有する溝で収囲み、反対導電型領域を定電位（例
えば接地電位）に固定する事により、基板電位発生回路
から半導体基板に注入された電子が溝の反対導電型領域
で遮へいされる為記憶セルアレーまで到達せず、従って
、注入した電子による半導体記憶装置の誤動作を防止で
きて動作が安定するという効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ線の模式的断面図、第２図（ａ）〜（ｄ）は本発
明の一実施例の製造方法を説明するための工程順に示し
た半導体チップの断面図、第３図は従来の半導体記憶装
置の基板電位発生回路の一例の等価回路図、第千図は従
来の半導体記憶装置の記憶セルの一例の模式的断面図で
ある。 １・・・半導体基板、２・・・溝、３・・・記憶セルア
レー、４・・・反対導電型領域、５・・・容量電極、５
′・・・誘電体膜、６・・・ソース、７・・・ゲート、
７′・・・グー１〜絶縁膜、８・・・ドレイン、９・・
・絶縁膜、１０・・・ホトレジスト、１１・・・多結晶
シリコン、１２・・・絶縁膜、Ｃ，、Ｃ２，ＣＭ・・・
容量、Ｄ・・・ダイオード、ＴＩ。 Ｔ２・・・トランジスタ。
Ａ−Ａ線の模式的断面図、第２図（ａ）〜（ｄ）は本発
明の一実施例の製造方法を説明するための工程順に示し
た半導体チップの断面図、第３図は従来の半導体記憶装
置の基板電位発生回路の一例の等価回路図、第千図は従
来の半導体記憶装置の記憶セルの一例の模式的断面図で
ある。 １・・・半導体基板、２・・・溝、３・・・記憶セルア
レー、４・・・反対導電型領域、５・・・容量電極、５
′・・・誘電体膜、６・・・ソース、７・・・ゲート、
７′・・・グー１〜絶縁膜、８・・・ドレイン、９・・
・絶縁膜、１０・・・ホトレジスト、１１・・・多結晶
シリコン、１２・・・絶縁膜、Ｃ，、Ｃ２，ＣＭ・・・
容量、Ｄ・・・ダイオード、ＴＩ。 Ｔ２・・・トランジスタ。
Claims (1)
- 一導電型の半導体基板上に設けられた記憶回路及び基板
電位発生回路と、前記記憶回路と前記基板電位発生回路
の少くとも一方を囲むように前記半導体基板に設けられ
た溝と、該溝の表面に設けられた反対導電型領域とを有
し、該反対導電型領域を所定の電位に保つことによって
前記記憶回路と前記基板電位発生回路とを電気的に遮へ
いすることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105363A JPH07118519B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61105363A JPH07118519B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62261169A true JPS62261169A (ja) | 1987-11-13 |
| JPH07118519B2 JPH07118519B2 (ja) | 1995-12-18 |
Family
ID=14405643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61105363A Expired - Lifetime JPH07118519B2 (ja) | 1986-05-07 | 1986-05-07 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118519B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256960A (ja) * | 1988-08-22 | 1990-02-26 | Nec Corp | Ｍｏｓ型半導体記憶装置の製造方法 |
| JPH0329357A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | 半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188141A (ja) * | 1984-03-26 | 1984-10-25 | Hitachi Ltd | 半導体集積回路 |
| JPS59188961A (ja) * | 1983-04-12 | 1984-10-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS61156860A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-05-07 JP JP61105363A patent/JPH07118519B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188961A (ja) * | 1983-04-12 | 1984-10-26 | Matsushita Electronics Corp | 半導体メモリ装置 |
| JPS59188141A (ja) * | 1984-03-26 | 1984-10-25 | Hitachi Ltd | 半導体集積回路 |
| JPS61156860A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0256960A (ja) * | 1988-08-22 | 1990-02-26 | Nec Corp | Ｍｏｓ型半導体記憶装置の製造方法 |
| JP2770335B2 (ja) * | 1988-08-22 | 1998-07-02 | 日本電気株式会社 | Ｍｏｓ型半導体記憶装置の製造方法 |
| JPH0329357A (ja) * | 1989-06-26 | 1991-02-07 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118519B2 (ja) | 1995-12-18 |
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