JPH0256938A - 電界効果トランジスタ及びその製法 - Google Patents
電界効果トランジスタ及びその製法Info
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- JPH0256938A JPH0256938A JP20758088A JP20758088A JPH0256938A JP H0256938 A JPH0256938 A JP H0256938A JP 20758088 A JP20758088 A JP 20758088A JP 20758088 A JP20758088 A JP 20758088A JP H0256938 A JPH0256938 A JP H0256938A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は電界効果１〜ランジスタ、及びその製法に関す
る。
る。
【従来の技術１
従来、第１図を伴って次に述べる電界効果トランジスタ
が提案されている。 すなわら、ＧａＡｓでなる半絶縁性半導体基板１」ニに
、ＧａＡｓでなり且つ不純物を意図的に導入させていな
いか１０１６ｃｍ−３以下のような十分低い不純物濃度
を有する半導体層３と、Ａ ＩＸ Ｇａ１−ｘ ＡＳ
（０＜Ｘ＜ ｉ ）でなり月ツ不純物を意図的に導入さ
せていないかｌＱ１６Ｃｍ−３以下のような十分低い不
純物濃度を有する半導体層４とが、それらの順に積層さ
れている積層体２が形成されている。 また、その積層体２上に、１０１８ｃｍ−３以上のよう
な十分高いｎ型を有するゲート用半導体層６が、局部的
に形成されている。 この場合、ゲート用半導体層６は、ＱｅまたはＩｎ
Ｇａ１−ｙＡｓ（０＜ｙ＜ｌｌｒなる。 さらに−積層体２内に、ゲート用半導体層６を挾んだ両
位置にＪ３いて、半導体層３及び４に比し十分高い不純
物濃度を有するソース領域７及びドレイン領域８が、積
層体２の半絶縁性半導体基板１側とは反対側から、半導
体層３内に達する深さに且つ内側端がゲート用半導体層
６の外側端またはその近傍に位置するように局部的に形
成されている。 さらに、ゲート用半導体層６に積層体２側とは反対側に
おいて、例えばダンゲステンシリサイドでなるゲート電
極９が、オーミックに付されている。 また、ソース領域７及びドレイン領域８に、例えばＡｕ
Ｇｅ合金層とＮｉ層との積層体でなるソース電Ｖ７Ａ１
０及びドレイン電極１１が、それぞれオーミックに付さ
れている。 以上が、従来提案されている電界効果トランジスタの構
成である。 また、従来、上述した従来の電界効果トランジスタの製
法として、第２図を伴って次に、述べる方法が提案され
ている。 すなわち、第１図で上述したと同様の半絶縁性半導体基
板１を予め用意する（第２図Ａ）。 そして、その半絶縁性半導体基板１上に、例えば分子線
エピタキシトル成長法によって、第１図で上述したと同
様のＧａＡｓでなり且つ不純物を意図的に導入させてい
ないか１０１６ｃｍ−３以下のような十分低い不純物濃
度を有する半導体ｒ？ｉ３と、同様に、第１図で上述し
たと同様のΔｌ Ｇ ａ Ａ Ｓ （Ｑ ＜ Ｘ
＜ １ ） テなり且×１−ｘ つ不純物を意図的に導入させていないか１０１６ｃｍ−
３以下のような十分低い不純物濃度を有する半導体層４
と、爾後第１図で上述したゲート用半導体層６になる１
０１８ｃｍ−３以上のような十分高いｎ型を有する半導
体層６′と°を、それらの順に積層して形成する（第２
図Ｂ）。 この場合、半導体層６′を、Ｇｅまたは１ｎＧａ
ＡＳ（０＜Ｖ＜１）１”なるものと形Ｖ １−Ｖ 成するが、この半導体Ｈ６’を、半導体層３及び４を形
成覆る場合と同じ成長用容器を用い、そしてその成長用
容器を、半導体層４を形成して後、半導体層６′を形成
する前に開けることなしに、従って、半導体層４の表面
を大気に触れさせていない状態で、半導体層４上に形成
する。 次に、半導体層６′上に、爾後第１図で上述したゲート
電極９になる電極層′を、例えばスパッタリング法によ
って堆積形成する（第２図Ｃ）。 次に、半導体層６′及び電極層９′に対する、マスクを
用いたドライエツチング処理によって、電極層９′及び
半導体層６′から、第１図で上述したと同様のゲート用
半導体層６及びゲート電極９を形成する（第２図Ｄ）。 次に、上述した半導体層３及び４からなる積層体２に対
する、ゲート用半導体層６及びゲート電極９をマスクと
するｎ型不純物イオンの打込処理によって、積層体２内
に、ゲート用半導体層６及びゲート電極９を挟んだ同位
置において、不純物イオン打込領域７′及び８′を形成
ケる（第２図Ｅ）。 次に、不純物イオン打込領域７′及び８′に対１−る熱
アニール処理による活性化処理によって、不純物イオン
打込領ｂＸ７’及び８′から、第１図で上述したと同様
の半導体層３及び４に比し十分高い不純物濃度を有する
ソース領域７及びドレイン領域８を形成する（第２図Ｆ
）。 次に、ソース領域７及び８に、例えば電子ビーム蒸着法
とシンタリング法とを用いて、ソース電極１０及びドレ
イン電極１１を形成し、第１図で上述したと同様の電界
効果トランジスタを得る。 以上が、従来提案されている電界効果トランジスタの製
法である。 第１図に示す従来の電界効果トランジスタによれば、ソ
ース電極１０及びゲート電極９間に、制御電圧を印加さ
せていない場合、エネルギバンド図でみて、第３図Ａに
示すように、積層体２を構成している半導体層３の伝導
帯の底が、フェルミレベルよりも高いレベルを右するた
め、半導体層３のソース領１４７及びドレイン領域８間
の領域における半導体層４側には、電子ガスブレンネル
１２は形成されていず、よって、ソース電極１０及びド
レイン電極１１間が電気的にオフの状態を保っている。 しかしながら、このような状態から、ソース電極１０及
びゲート電極１１間に、制御電圧を所定の値（閾値電圧
）以上の値で印加させれば、エネルギバンド図でみて、
第３図Ｂに示すように、積層体２を構成している半導体
層３の伝導帯の底が、半導体層４側において、フェルミ
レベルよりも低いレベルになるため、半導体層３のソー
ス領域７及びドレイン領１ＩｆｉＢ間の領域における半
導体層側に、電子ガスヂャンネル１２が形成され、よっ
て、ソース電極１０及びドレイン電極１１間が電気的に
Ａン状態になる。 従って、ソース電極１０及びドレイン電極１１間に、負
荷を通じて所要の電源を接続した状態で、ソース電極１
０及びゲート電極９間に制御電圧を印加させたり、させ
なかったりすることによって、０荷に電流を供給さｔ！
ｌこり、させなかったりすることができる、という電界
効果トランジスタとしての機能が得られる。 また、半絶縁性半導体基板１及び積層体２の半導体層３
がＧａＡｓでなり、また、積層体２がＡｌＧａＡｓでな
り、さらにグー１〜用×１−× 半導体層６が、ＧｅまたはＩｎＧａＡｓＶ １−ｙ でなるため、半絶縁性半導体基板１上にＶ１層体２を形
成している構成を、比較的容易に得ることができる。 また、上述した１２値電圧が、ゲート用半導体層６、積
層体２の半導体層４などの厚さ、不純物′ａ度などにほ
とんど依存することなしに、エネルギバンド図でみて、
ソース電極１０及びゲート電極９間に制御ＩＩ雷圧を印
加Ｖていない場合にお（プる積層体２の半導体層３のレ
ベルと、グー１−用半導体層６のレベルとの差によって
はと／υど決まった約＋０，２Ｖの値を有し、また、ゲ
ート用半導体層６がＡｔ Ｇａ１．Ａｓでなる場合、
約＋〇、１Ｖの値を右している。 このため、電界効果トランジスタを再現性良く、容易に
、製造することができる。 また、閾値型１Ｆが上述したように正の値をとるので、
上述した制御電圧を負の値にしなくても、ソース電極１
０及びドレイン電極１１間をオフ状態からオフ状態にさ
せることができ、よって、制御電圧による上述した電界
効果トランジスタとしての機能を、容易に得ることがで
きる。 また、第２図に示す電界効果トランジスタのｖＪ法によ
れば、電界効果１−ランジスタについて上述したところ
から明らかであるので、詳Ｉ＋ ７．発明は省略するが
、上述した特徴ある電界効果トランジスタとしての機能
が得られる電界効果１〜ランジスタを、再現性良く、容
易に製造することができる。 【発明が解決しようとりる課題］ しかしながら、上述し！ご従来の電界効果トランジスタ
において、ゲート用半導体層６がＱｅでなる場合、ぞの
Ｇｅが９３７℃という、積層体２の半導体層３を構成し
ているＧａＡｓ及び積層体２の半導体層４を構成してい
るＡＩ Ｇ× ａ １−ｘ Ａ Ｓに比し格段的に低い融点しか有しな
い。 このため、ソース領域７及びドレイン領域８を、第２図
を伴って上述したように、積層体２に対するｎ型不純物
イオンの打込処理によって形成された不純物イオン打込
領域から、それらを熱アニール処理による活性化処理に
よって形成する場合の温度を高くするのが、Ｇ ｅの低
い融点によって制限され、その結果、不純物イオン打込
領域に対する活性化処理を十分行うことができす、よっ
て、ソース領１４７及びドレイン領域８の抵抗、従って
、ソース抵抗及びドレイン抵抗が無視し得ない値を有し
、このため、電界効果トランジスタが所期の特性を発揮
しない、という欠点を右していた。 また、上述した従来の電界効果トランジスタにおいて、
ゲート用半導体層６が、ＡｌｘＧａ１−ｘＡＳでなる場
合、積層体２上に、ゲート用半導体層６を、半導体層６
′から、エツチング速度によって形成する場合に、ゲー
ト用半導体層６がＩｎ Ｇａ１．Ａｓでなるのに対し
、槓囲体２の半導体層４がＡ ＩｘＧ”１−ｘ ＡＳで
あるため、ゲート用半導体Ｂ６になる半導体層６に対す
るエツチング速度が、半導体層４に対するエツチング速
度よりも格段的に高い、というエッチャントが提案され
ていないことから、ゲート用半導体層６を、半導体層４
に不必要にエツチングを施すことなしに、微細に、再現
性良く、形成することに困難を伴い、このため、幅の短
い（ゲート長の短い）ゲート用半導体層６を形成覆るこ
とが困難であり、よって、電界効果トランジスタが満足
し１９る良好な特性を有していない、という欠点を有し
ていた。 よって、本発明は、上述した欠点のない、新規な電界効
果トランジスタ、及びイの製法を提案ぜんとするもので
ある。 【課題を解決するための手段】 本発明による電界効果トランジスタは、第１図で上述し
た従来の電界効果トランジスタの場合と同様に、次に述
べる構成を有する。 づなわら、ＧａＡｓでなる半絶縁性１′導体基板上に、
ＧａＡｓでなり且つ不純物を意図的に導入させていない
か十分低い不純物製電を右ｊＪ゛る第１の半導体層と、
Ａ Ｉ Ｇａ１−ｘＡｓ （Ｏ＜Ｘ＜１＞でなり且つ
不純物を意図的に導入させていないか十分低い不純物１
１０度を有する第２の半導体層とが、それらの順に積層
されている積層体が形成されている。 また、上記積層体上に、十分高いｎ型不純物濃度を有す
るゲート用半導体層が、局部的に形成されている。 さらに、上記積層体内に、上記ゲート用半導体層を挟ん
だ両位置にＪ３いて、上記第゛１及び第２の半導体層に
比し十分高いｎ型不純物濃度を有するソース領域及びド
レイン領域が、上記積層体の上記半絶縁性半導体基板側
とは反対側から、上記第１の半導体層内にユヱする深さ
に局部的に形成されている。 また、上記ソース領域及びドレイン領域にソース電極及
びドレイン電極がそれぞれ付されている。 しかしながら、本発明による電界効果トランジスタは、
このような構成を右する電界効果トランジスタにおいて
、上記ゲート用半導体層が３ｉでなる、という構成を有
する。 また、本発明による電界効果トランジスタの製法は、第
２図で上述した従来の電界効果トランジスタの製法と同
様に、次に述べる順次の工程を有する。 すなわち、ＧａＡｓでなる半絶縁性半導体基板上に、Ｇ
ａＡｓでなり且つ不純物を意図的に導入させていないか
十分低い不純物濃度を右する第１の半導体層と、Ａ Ｉ
Ｇａ１−ｘ Ａｓ （０＜× ｘく１）でなり■つ不純物を意図的に導入させてい％い
か十分低い不純物濃度を有する第２の半導体層と、十分
高いｎ型不純物濃度を有覆る第３の半導体層とをそれら
の順に積層して形成する工程を有する。 また、上記第３の半導体層に対するエツチング処理によ
って、上記第３の半導体層からゲート用半導体層を形成
する工程を有する。 さらに、上記第１及び第２の半導体層からなる積層体に
対する、上記ゲート用半導体層をマスクとげるｎ型不純
物イオンの打込処理によって、上記積層体内に、上記ゲ
ート用半導体層を挟んだ両位置において、第１及び第２
の不純物打込領域を形成する工程を有する。 また、上記第１及び第２の不純物イオン打込領域に第４
する熱アニール処理による活性化処理によって、上記
第１及び第２の不純物イオン打込領域から、上記第１及
び第２の半導体層に比し十分高い不純物濃度を有するソ
ース領域及びドレイン領域を形成する工程を有する。 しかしながら、本発明による電界効果１〜ランジスタの
製法は、このような工程を有する電界効果トランジスタ
の製法において、第３の半導体層を形成する工程におい
て、第３の半導体層を、Ｓｉでなるものとして形成づる
。
が提案されている。 すなわら、ＧａＡｓでなる半絶縁性半導体基板１」ニに
、ＧａＡｓでなり且つ不純物を意図的に導入させていな
いか１０１６ｃｍ−３以下のような十分低い不純物濃度
を有する半導体層３と、Ａ ＩＸ Ｇａ１−ｘ ＡＳ
（０＜Ｘ＜ ｉ ）でなり月ツ不純物を意図的に導入さ
せていないかｌＱ１６Ｃｍ−３以下のような十分低い不
純物濃度を有する半導体層４とが、それらの順に積層さ
れている積層体２が形成されている。 また、その積層体２上に、１０１８ｃｍ−３以上のよう
な十分高いｎ型を有するゲート用半導体層６が、局部的
に形成されている。 この場合、ゲート用半導体層６は、ＱｅまたはＩｎ
Ｇａ１−ｙＡｓ（０＜ｙ＜ｌｌｒなる。 さらに−積層体２内に、ゲート用半導体層６を挾んだ両
位置にＪ３いて、半導体層３及び４に比し十分高い不純
物濃度を有するソース領域７及びドレイン領域８が、積
層体２の半絶縁性半導体基板１側とは反対側から、半導
体層３内に達する深さに且つ内側端がゲート用半導体層
６の外側端またはその近傍に位置するように局部的に形
成されている。 さらに、ゲート用半導体層６に積層体２側とは反対側に
おいて、例えばダンゲステンシリサイドでなるゲート電
極９が、オーミックに付されている。 また、ソース領域７及びドレイン領域８に、例えばＡｕ
Ｇｅ合金層とＮｉ層との積層体でなるソース電Ｖ７Ａ１
０及びドレイン電極１１が、それぞれオーミックに付さ
れている。 以上が、従来提案されている電界効果トランジスタの構
成である。 また、従来、上述した従来の電界効果トランジスタの製
法として、第２図を伴って次に、述べる方法が提案され
ている。 すなわち、第１図で上述したと同様の半絶縁性半導体基
板１を予め用意する（第２図Ａ）。 そして、その半絶縁性半導体基板１上に、例えば分子線
エピタキシトル成長法によって、第１図で上述したと同
様のＧａＡｓでなり且つ不純物を意図的に導入させてい
ないか１０１６ｃｍ−３以下のような十分低い不純物濃
度を有する半導体ｒ？ｉ３と、同様に、第１図で上述し
たと同様のΔｌ Ｇ ａ Ａ Ｓ （Ｑ ＜ Ｘ
＜ １ ） テなり且×１−ｘ つ不純物を意図的に導入させていないか１０１６ｃｍ−
３以下のような十分低い不純物濃度を有する半導体層４
と、爾後第１図で上述したゲート用半導体層６になる１
０１８ｃｍ−３以上のような十分高いｎ型を有する半導
体層６′と°を、それらの順に積層して形成する（第２
図Ｂ）。 この場合、半導体層６′を、Ｇｅまたは１ｎＧａ
ＡＳ（０＜Ｖ＜１）１”なるものと形Ｖ １−Ｖ 成するが、この半導体Ｈ６’を、半導体層３及び４を形
成覆る場合と同じ成長用容器を用い、そしてその成長用
容器を、半導体層４を形成して後、半導体層６′を形成
する前に開けることなしに、従って、半導体層４の表面
を大気に触れさせていない状態で、半導体層４上に形成
する。 次に、半導体層６′上に、爾後第１図で上述したゲート
電極９になる電極層′を、例えばスパッタリング法によ
って堆積形成する（第２図Ｃ）。 次に、半導体層６′及び電極層９′に対する、マスクを
用いたドライエツチング処理によって、電極層９′及び
半導体層６′から、第１図で上述したと同様のゲート用
半導体層６及びゲート電極９を形成する（第２図Ｄ）。 次に、上述した半導体層３及び４からなる積層体２に対
する、ゲート用半導体層６及びゲート電極９をマスクと
するｎ型不純物イオンの打込処理によって、積層体２内
に、ゲート用半導体層６及びゲート電極９を挟んだ同位
置において、不純物イオン打込領域７′及び８′を形成
ケる（第２図Ｅ）。 次に、不純物イオン打込領域７′及び８′に対１−る熱
アニール処理による活性化処理によって、不純物イオン
打込領ｂＸ７’及び８′から、第１図で上述したと同様
の半導体層３及び４に比し十分高い不純物濃度を有する
ソース領域７及びドレイン領域８を形成する（第２図Ｆ
）。 次に、ソース領域７及び８に、例えば電子ビーム蒸着法
とシンタリング法とを用いて、ソース電極１０及びドレ
イン電極１１を形成し、第１図で上述したと同様の電界
効果トランジスタを得る。 以上が、従来提案されている電界効果トランジスタの製
法である。 第１図に示す従来の電界効果トランジスタによれば、ソ
ース電極１０及びゲート電極９間に、制御電圧を印加さ
せていない場合、エネルギバンド図でみて、第３図Ａに
示すように、積層体２を構成している半導体層３の伝導
帯の底が、フェルミレベルよりも高いレベルを右するた
め、半導体層３のソース領１４７及びドレイン領域８間
の領域における半導体層４側には、電子ガスブレンネル
１２は形成されていず、よって、ソース電極１０及びド
レイン電極１１間が電気的にオフの状態を保っている。 しかしながら、このような状態から、ソース電極１０及
びゲート電極１１間に、制御電圧を所定の値（閾値電圧
）以上の値で印加させれば、エネルギバンド図でみて、
第３図Ｂに示すように、積層体２を構成している半導体
層３の伝導帯の底が、半導体層４側において、フェルミ
レベルよりも低いレベルになるため、半導体層３のソー
ス領域７及びドレイン領１ＩｆｉＢ間の領域における半
導体層側に、電子ガスヂャンネル１２が形成され、よっ
て、ソース電極１０及びドレイン電極１１間が電気的に
Ａン状態になる。 従って、ソース電極１０及びドレイン電極１１間に、負
荷を通じて所要の電源を接続した状態で、ソース電極１
０及びゲート電極９間に制御電圧を印加させたり、させ
なかったりすることによって、０荷に電流を供給さｔ！
ｌこり、させなかったりすることができる、という電界
効果トランジスタとしての機能が得られる。 また、半絶縁性半導体基板１及び積層体２の半導体層３
がＧａＡｓでなり、また、積層体２がＡｌＧａＡｓでな
り、さらにグー１〜用×１−× 半導体層６が、ＧｅまたはＩｎＧａＡｓＶ １−ｙ でなるため、半絶縁性半導体基板１上にＶ１層体２を形
成している構成を、比較的容易に得ることができる。 また、上述した１２値電圧が、ゲート用半導体層６、積
層体２の半導体層４などの厚さ、不純物′ａ度などにほ
とんど依存することなしに、エネルギバンド図でみて、
ソース電極１０及びゲート電極９間に制御ＩＩ雷圧を印
加Ｖていない場合にお（プる積層体２の半導体層３のレ
ベルと、グー１−用半導体層６のレベルとの差によって
はと／υど決まった約＋０，２Ｖの値を有し、また、ゲ
ート用半導体層６がＡｔ Ｇａ１．Ａｓでなる場合、
約＋〇、１Ｖの値を右している。 このため、電界効果トランジスタを再現性良く、容易に
、製造することができる。 また、閾値型１Ｆが上述したように正の値をとるので、
上述した制御電圧を負の値にしなくても、ソース電極１
０及びドレイン電極１１間をオフ状態からオフ状態にさ
せることができ、よって、制御電圧による上述した電界
効果トランジスタとしての機能を、容易に得ることがで
きる。 また、第２図に示す電界効果トランジスタのｖＪ法によ
れば、電界効果１−ランジスタについて上述したところ
から明らかであるので、詳Ｉ＋ ７．発明は省略するが
、上述した特徴ある電界効果トランジスタとしての機能
が得られる電界効果１〜ランジスタを、再現性良く、容
易に製造することができる。 【発明が解決しようとりる課題］ しかしながら、上述し！ご従来の電界効果トランジスタ
において、ゲート用半導体層６がＱｅでなる場合、ぞの
Ｇｅが９３７℃という、積層体２の半導体層３を構成し
ているＧａＡｓ及び積層体２の半導体層４を構成してい
るＡＩ Ｇ× ａ １−ｘ Ａ Ｓに比し格段的に低い融点しか有しな
い。 このため、ソース領域７及びドレイン領域８を、第２図
を伴って上述したように、積層体２に対するｎ型不純物
イオンの打込処理によって形成された不純物イオン打込
領域から、それらを熱アニール処理による活性化処理に
よって形成する場合の温度を高くするのが、Ｇ ｅの低
い融点によって制限され、その結果、不純物イオン打込
領域に対する活性化処理を十分行うことができす、よっ
て、ソース領１４７及びドレイン領域８の抵抗、従って
、ソース抵抗及びドレイン抵抗が無視し得ない値を有し
、このため、電界効果トランジスタが所期の特性を発揮
しない、という欠点を右していた。 また、上述した従来の電界効果トランジスタにおいて、
ゲート用半導体層６が、ＡｌｘＧａ１−ｘＡＳでなる場
合、積層体２上に、ゲート用半導体層６を、半導体層６
′から、エツチング速度によって形成する場合に、ゲー
ト用半導体層６がＩｎ Ｇａ１．Ａｓでなるのに対し
、槓囲体２の半導体層４がＡ ＩｘＧ”１−ｘ ＡＳで
あるため、ゲート用半導体Ｂ６になる半導体層６に対す
るエツチング速度が、半導体層４に対するエツチング速
度よりも格段的に高い、というエッチャントが提案され
ていないことから、ゲート用半導体層６を、半導体層４
に不必要にエツチングを施すことなしに、微細に、再現
性良く、形成することに困難を伴い、このため、幅の短
い（ゲート長の短い）ゲート用半導体層６を形成覆るこ
とが困難であり、よって、電界効果トランジスタが満足
し１９る良好な特性を有していない、という欠点を有し
ていた。 よって、本発明は、上述した欠点のない、新規な電界効
果トランジスタ、及びイの製法を提案ぜんとするもので
ある。 【課題を解決するための手段】 本発明による電界効果トランジスタは、第１図で上述し
た従来の電界効果トランジスタの場合と同様に、次に述
べる構成を有する。 づなわら、ＧａＡｓでなる半絶縁性１′導体基板上に、
ＧａＡｓでなり且つ不純物を意図的に導入させていない
か十分低い不純物製電を右ｊＪ゛る第１の半導体層と、
Ａ Ｉ Ｇａ１−ｘＡｓ （Ｏ＜Ｘ＜１＞でなり且つ
不純物を意図的に導入させていないか十分低い不純物１
１０度を有する第２の半導体層とが、それらの順に積層
されている積層体が形成されている。 また、上記積層体上に、十分高いｎ型不純物濃度を有す
るゲート用半導体層が、局部的に形成されている。 さらに、上記積層体内に、上記ゲート用半導体層を挟ん
だ両位置にＪ３いて、上記第゛１及び第２の半導体層に
比し十分高いｎ型不純物濃度を有するソース領域及びド
レイン領域が、上記積層体の上記半絶縁性半導体基板側
とは反対側から、上記第１の半導体層内にユヱする深さ
に局部的に形成されている。 また、上記ソース領域及びドレイン領域にソース電極及
びドレイン電極がそれぞれ付されている。 しかしながら、本発明による電界効果トランジスタは、
このような構成を右する電界効果トランジスタにおいて
、上記ゲート用半導体層が３ｉでなる、という構成を有
する。 また、本発明による電界効果トランジスタの製法は、第
２図で上述した従来の電界効果トランジスタの製法と同
様に、次に述べる順次の工程を有する。 すなわち、ＧａＡｓでなる半絶縁性半導体基板上に、Ｇ
ａＡｓでなり且つ不純物を意図的に導入させていないか
十分低い不純物濃度を右する第１の半導体層と、Ａ Ｉ
Ｇａ１−ｘ Ａｓ （０＜× ｘく１）でなり■つ不純物を意図的に導入させてい％い
か十分低い不純物濃度を有する第２の半導体層と、十分
高いｎ型不純物濃度を有覆る第３の半導体層とをそれら
の順に積層して形成する工程を有する。 また、上記第３の半導体層に対するエツチング処理によ
って、上記第３の半導体層からゲート用半導体層を形成
する工程を有する。 さらに、上記第１及び第２の半導体層からなる積層体に
対する、上記ゲート用半導体層をマスクとげるｎ型不純
物イオンの打込処理によって、上記積層体内に、上記ゲ
ート用半導体層を挟んだ両位置において、第１及び第２
の不純物打込領域を形成する工程を有する。 また、上記第１及び第２の不純物イオン打込領域に第４
する熱アニール処理による活性化処理によって、上記
第１及び第２の不純物イオン打込領域から、上記第１及
び第２の半導体層に比し十分高い不純物濃度を有するソ
ース領域及びドレイン領域を形成する工程を有する。 しかしながら、本発明による電界効果１〜ランジスタの
製法は、このような工程を有する電界効果トランジスタ
の製法において、第３の半導体層を形成する工程におい
て、第３の半導体層を、Ｓｉでなるものとして形成づる
。
本発明による電界効果トランジスタによれば、ゲート用
半導体層がＳｉでなることを除いて、上述した従来の電
界効果トランジスタと同様の構成を有するので、前述し
た従来の電界効果トランジスタで前述した優れた特徴を
有する。 しかしながら、本発明による電界効果トランジスタによ
れば、ゲート用半導体層がＳｉでなり、そして、その３
ｉがＧｅに比し格段的に高い融点（１４１５℃）を有し
、また、エツチング処理によってグー１−用半導体層と
なる′−１り導体層に対するエツチング速度が、積層体
を構成している半導体層に対するエツチング速度よりし
格段的に高い、例えばＣＦ 、ＳＦ６などのドライエ
ツチング用エッチャントが存していることから、前述し
た従来の電界効果トランジスタによる欠点を有効に回避
し得る。 また、本発明による電界効果トランジスタの製法によれ
ば、上述したところから明らかなように、上述した優れ
た特徴のある電界効果トランジスタを容易に製造するこ
とができる。
半導体層がＳｉでなることを除いて、上述した従来の電
界効果トランジスタと同様の構成を有するので、前述し
た従来の電界効果トランジスタで前述した優れた特徴を
有する。 しかしながら、本発明による電界効果トランジスタによ
れば、ゲート用半導体層がＳｉでなり、そして、その３
ｉがＧｅに比し格段的に高い融点（１４１５℃）を有し
、また、エツチング処理によってグー１−用半導体層と
なる′−１り導体層に対するエツチング速度が、積層体
を構成している半導体層に対するエツチング速度よりし
格段的に高い、例えばＣＦ 、ＳＦ６などのドライエ
ツチング用エッチャントが存していることから、前述し
た従来の電界効果トランジスタによる欠点を有効に回避
し得る。 また、本発明による電界効果トランジスタの製法によれ
ば、上述したところから明らかなように、上述した優れ
た特徴のある電界効果トランジスタを容易に製造するこ
とができる。
【実施例１
次に、本発明による電界効果トランジスタの実施例およ
その製法の実施例を述べよう。 本発明による電界効果トランジスタは、第１図で前述し
た従来の電界効果トランジスタと、見掛上、同様の構成
をイーする。 従って、図示はしないが、ゲート用半導体層６が、Ｑｅ
またはＩｎ Ｇａ１．、、Ａｓでなるのに代え、３ｉ
でなることを除いて、前述した従来の電界効果トランジ
スタと同様の構成を有する。 また、本発明による電界効果トランジスタの製法は、第
２図で前述した従来の電界効果トランジスタの製法と、
見掛上、同様の工程を有する。 従って、同様に、図示はしないが、ゲート用半導体１６
になる半導体層６′を形成する工程において、その半導
体層６′を、３ｉでなるものとして形成することを除い
て、前述した従来の電界効果トランジスタの製法と同様
の工程を有する。 以上が、本発明による電界効果トランジスタの実施例の
構成及びその製法の実施例である。 このような構成を有する本発明による電界効果トランジ
スタ、及びこのような本発明による電界効果トランジス
タの製法によれば、上述した事項を除いて、前述した従
来の電界効果トランジスタ、及びその製法と同様である
ので、詳細説明は省略するが、【作用・効果】の項で述
べた理由で、前述した従来の電界効果トランジスタ及び
その製法の優れた特徴を有するとともに、前述した従来
の電界効果トランジスタ及びその製法の欠点を有効に回
避し得る。 なお、上述した本発明による電界効果トランジスタ及び
その製法の場合、ゲート用半導体層６がＳｉでなるとし
ても、上述した本発明による電界効果トランジスタ及び
その製法の場合の浸れた特徴とともに、１）な述した従
来の電界効果トランジスタ及びその製法の優れた特徴を
十分右することは、ゲート用半導体層６に対する不純物
濃度ｎ （ｘ １０１９ｃｍ’）に対する電子移動ａｌ
ｌ （ｃｍ２／Ｖ −Ｓ ）が、第４図に示ずように得
られたこと、ゲート用半導体層６と積層体２の半導体層
４との間の界面特性を評価すべくゲート用半導体層６と
、半導体層４がｎ型を有するものとしたときのその半導
体層との間の電圧−電流特性を測定したところ、その電
Ｊモー電流特性が第５図の線１４に示すように直線的に
得られたのに対し、ゲート用半導体層６になる半導体Ｂ
６ ’ を、本発明による製法によらず、半導体！！
１４を大気に接触させて形成した場合、電圧−電流特性
が、第５図の線１５に示すようにショットキ接合特性を
呈して得られたこと、また、ゲート用半導体層６になる
半導体層６′から、ドライエツチング処理によってゲー
ト用半導体Ｆｍ６を形成したときの、エツチング時間（
分くに対する半導体層６′及び４のエツチング深さ（八
）の関係が第６図に示すように得られたこと、また、そ
のときの選択比が第６図で点線図示のように得られたこ
と、ソース電極１０及びドレイン電極１１間でみた電圧
−電流特性が、ソース電極１０及びゲート電極９間の制
御Ｉ主電圧パラメータとして、第７図に示すように得ら
れたことから、明らかである。 なお、上述においては、ゲート用半導体層６上にゲート
電極９を有する場合につき述べたが、第８図に示すよう
に、ゲート電極９を省略した構成とすることもでき、ま
た、第９図及び第１０図に示すように、第１図及び第８
図で上述した構成において、積層体２が、半導体Ｐ′！
４上に形成されたＧａＡｓでなり且つ不純物を意図的に
導入さゼていないか十分低い不純物濃度を有づる比較的
薄い保護用半弓体層２１を有する構成を有することもで
き、そして、それら構成において、上述したと同様の層
れた効果が得られることは明らかであろう。
その製法の実施例を述べよう。 本発明による電界効果トランジスタは、第１図で前述し
た従来の電界効果トランジスタと、見掛上、同様の構成
をイーする。 従って、図示はしないが、ゲート用半導体層６が、Ｑｅ
またはＩｎ Ｇａ１．、、Ａｓでなるのに代え、３ｉ
でなることを除いて、前述した従来の電界効果トランジ
スタと同様の構成を有する。 また、本発明による電界効果トランジスタの製法は、第
２図で前述した従来の電界効果トランジスタの製法と、
見掛上、同様の工程を有する。 従って、同様に、図示はしないが、ゲート用半導体１６
になる半導体層６′を形成する工程において、その半導
体層６′を、３ｉでなるものとして形成することを除い
て、前述した従来の電界効果トランジスタの製法と同様
の工程を有する。 以上が、本発明による電界効果トランジスタの実施例の
構成及びその製法の実施例である。 このような構成を有する本発明による電界効果トランジ
スタ、及びこのような本発明による電界効果トランジス
タの製法によれば、上述した事項を除いて、前述した従
来の電界効果トランジスタ、及びその製法と同様である
ので、詳細説明は省略するが、【作用・効果】の項で述
べた理由で、前述した従来の電界効果トランジスタ及び
その製法の優れた特徴を有するとともに、前述した従来
の電界効果トランジスタ及びその製法の欠点を有効に回
避し得る。 なお、上述した本発明による電界効果トランジスタ及び
その製法の場合、ゲート用半導体層６がＳｉでなるとし
ても、上述した本発明による電界効果トランジスタ及び
その製法の場合の浸れた特徴とともに、１）な述した従
来の電界効果トランジスタ及びその製法の優れた特徴を
十分右することは、ゲート用半導体層６に対する不純物
濃度ｎ （ｘ １０１９ｃｍ’）に対する電子移動ａｌ
ｌ （ｃｍ２／Ｖ −Ｓ ）が、第４図に示ずように得
られたこと、ゲート用半導体層６と積層体２の半導体層
４との間の界面特性を評価すべくゲート用半導体層６と
、半導体層４がｎ型を有するものとしたときのその半導
体層との間の電圧−電流特性を測定したところ、その電
Ｊモー電流特性が第５図の線１４に示すように直線的に
得られたのに対し、ゲート用半導体層６になる半導体Ｂ
６ ’ を、本発明による製法によらず、半導体！！
１４を大気に接触させて形成した場合、電圧−電流特性
が、第５図の線１５に示すようにショットキ接合特性を
呈して得られたこと、また、ゲート用半導体層６になる
半導体層６′から、ドライエツチング処理によってゲー
ト用半導体Ｆｍ６を形成したときの、エツチング時間（
分くに対する半導体層６′及び４のエツチング深さ（八
）の関係が第６図に示すように得られたこと、また、そ
のときの選択比が第６図で点線図示のように得られたこ
と、ソース電極１０及びドレイン電極１１間でみた電圧
−電流特性が、ソース電極１０及びゲート電極９間の制
御Ｉ主電圧パラメータとして、第７図に示すように得ら
れたことから、明らかである。 なお、上述においては、ゲート用半導体層６上にゲート
電極９を有する場合につき述べたが、第８図に示すよう
に、ゲート電極９を省略した構成とすることもでき、ま
た、第９図及び第１０図に示すように、第１図及び第８
図で上述した構成において、積層体２が、半導体Ｐ′！
４上に形成されたＧａＡｓでなり且つ不純物を意図的に
導入さゼていないか十分低い不純物濃度を有づる比較的
薄い保護用半弓体層２１を有する構成を有することもで
き、そして、それら構成において、上述したと同様の層
れた効果が得られることは明らかであろう。
第１図は、従来の電界効果トランジスタ及び本発明によ
る電界効果トランジスタを示す路線的断面図である。 第２図は、従来の電界効果トランジスタの製法、及び本
発明による電界効果トランジスタの製法を示す順次の工
程における路線的断面図である。 第３図は、電界効果トランジスタのエネルギバンド図を
示す。 第４図〜第７図は、本発明の説明に供する図である。 第８図〜第１０図は、本発明による電界効果トランジス
タの実施例を示す路線的断面図である。 １・・・・・・・・・半絶縁性半導体基板２・・・・・
・・・・積層体 ３．４ ・・・・・・・・・半導体層 ６・・・・・・・・・ゲート用半導体層６′・・・・・
・半導体層 ７・・・・・・・・・ソース領域 ７′・・・・・・不純物イオン打込領域８・・・・・・
・・・ドレイン領域 ８′・・・・・・不純物イオン打込領域９・・・・・・
・・・ゲート電極 ９′・・・・・・電極層 １０・・・・・・・・・ソース電極 １１・・・・・・・・・ドレイン電極 １２・・・・・・・・・電子ガスチャンネル２１・・・
・・・・・・保護用半導体層ｒ−−−−−−、 ＜ｍ く ロコ 第２図 第４図 第５図 第２図 第６ 図 ２−テリ９１組 ソース−ｙ’ｙｌンｒＥ′Ｊ”ＦＩＬ（１）第８図 第９図 第１θ図
る電界効果トランジスタを示す路線的断面図である。 第２図は、従来の電界効果トランジスタの製法、及び本
発明による電界効果トランジスタの製法を示す順次の工
程における路線的断面図である。 第３図は、電界効果トランジスタのエネルギバンド図を
示す。 第４図〜第７図は、本発明の説明に供する図である。 第８図〜第１０図は、本発明による電界効果トランジス
タの実施例を示す路線的断面図である。 １・・・・・・・・・半絶縁性半導体基板２・・・・・
・・・・積層体 ３．４ ・・・・・・・・・半導体層 ６・・・・・・・・・ゲート用半導体層６′・・・・・
・半導体層 ７・・・・・・・・・ソース領域 ７′・・・・・・不純物イオン打込領域８・・・・・・
・・・ドレイン領域 ８′・・・・・・不純物イオン打込領域９・・・・・・
・・・ゲート電極 ９′・・・・・・電極層 １０・・・・・・・・・ソース電極 １１・・・・・・・・・ドレイン電極 １２・・・・・・・・・電子ガスチャンネル２１・・・
・・・・・・保護用半導体層ｒ−−−−−−、 ＜ｍ く ロコ 第２図 第４図 第５図 第２図 第６ 図 ２−テリ９１組 ソース−ｙ’ｙｌンｒＥ′Ｊ”ＦＩＬ（１）第８図 第９図 第１θ図
Claims (1)
- 【特許請求の範囲】 １、ＧａＡｓでなる半絶縁性半導体基板上に、ＧａＡｓ
でなり且つ不純物を意図的に導入させていないか十分低
い不純物濃度を有する第１の半導体層と、Ａｌ＿ｘＧａ
＿１＿−＿ｘＡｓ（０＜ｘ＜１）でなり且つ不純物を意
図的に導入させていないか十分低い不純物濃度を有する
第２の半導体層とが、それらの順に積層されている積層
体が形成され、 上記積層体上に、十分高いｎ型不純物濃度 を有するゲート用半導体層が、局部的に形成され、 上記積層体内に、上記ゲート用半導体層を 挟んだ両位置において、上記第１及び第２の半導体層に
比し十分高いｎ型不純物濃度を有するソース領域及びド
レイン領域が、上記積層体の上記半絶縁性半導体基板側
とは反対側から、上記第１の半導体層内に達する深さに
局部的に形成され、 上記ソース領域及びドレイン領域にソース 電極及びドレイン電極がそれぞれ付されている電界効果
トランジスタにおいて、 上記ゲート用半導体層が、Ｓｉでなること を特徴とする電界効果トランジスタ。 ２、特許請求の範囲第１項記載の電界効果トランジスタ
において、 上記ゲート用半導体層に、上記積層体側と は反対側において、ゲート電極が付されていることを特
徴とする電界効果トランジスタ。 ３、特許請求の範囲第１項または第２項記載の電界効果
トランジスタにおいて、 上記積層体が、上記第２の半導体胴上に形 成されているとともに、ＧａＡｓでなり且つ不純物を意
図的に導入させていないか十分低い不純物濃度を有する
保護用半導体層を有することを特徴とする電界効果トラ
ンジスタ。 ４、ＧａＡｓでなる半絶縁性半導体基板上に、ＧａＡｓ
でなり且っ不純物を意図的に導入させていないか十分低
い不純物濃度を有する第１の半導体層と、Ａｌ＿ｘＧａ
＿１＿−＿ｘＡｓ（０＜ｘ＜１）でなり且っ不純物を意
図的に導入させていないか十分低い不純物濃度を有する
第２の半導体層と、十分高いｎ型不純物濃度を有する第
３の半導体層とをそれらの順に積層して形成する工程と
、 上記第３の半導体層に対するエッチング処 理によって、上記第３の半導体層からゲート用半導体層
を形成する工程と、 上記第１及び第２の半導体層からなる積層 体に対する、上記ゲート用半導体層をマスクとするｎ型
不純物イオンの打込処理によって、上記積層体内に、上
記ゲート用半導体層を挟んだ両位置において、第１及び
第２の不純物打込領域を形成する工程と、 上記第１及び第２の不純物イオン打込領域 に対する熱アニール処理による活性化処理によって、上
記第１及び第２の不純物イオン打込領域から、上記第１
及び第２の半導体層に比し十分高い不純物濃度を有する
ソース領域及びドレイン領域を形成する工程とを有する
電界効果トランジスタの製法において、 上記第３の半導体層を形成する工程におい て、その第３の半導体層をＳｉでなるものとして形成す
ることを特徴とする電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20758088A JPH0256938A (ja) | 1988-08-22 | 1988-08-22 | 電界効果トランジスタ及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20758088A JPH0256938A (ja) | 1988-08-22 | 1988-08-22 | 電界効果トランジスタ及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256938A true JPH0256938A (ja) | 1990-02-26 |
Family
ID=16542111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20758088A Pending JPH0256938A (ja) | 1988-08-22 | 1988-08-22 | 電界効果トランジスタ及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902112B2 (en) | 2006-10-26 | 2011-03-08 | Dia-Nitrix Co., Ltd. | Fluidized bed catalyst for producing acrylonitrile and process for producing acrylonitrile |
| US8034737B2 (en) | 2008-03-03 | 2011-10-11 | Dia-Nitrix Co., Ltd. | Catalyst for producing acrylonitrile and process for producing acrylonitrile |
-
1988
- 1988-08-22 JP JP20758088A patent/JPH0256938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7902112B2 (en) | 2006-10-26 | 2011-03-08 | Dia-Nitrix Co., Ltd. | Fluidized bed catalyst for producing acrylonitrile and process for producing acrylonitrile |
| US8034737B2 (en) | 2008-03-03 | 2011-10-11 | Dia-Nitrix Co., Ltd. | Catalyst for producing acrylonitrile and process for producing acrylonitrile |
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