JPS63158877A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS63158877A JPS63158877A JP30704586A JP30704586A JPS63158877A JP S63158877 A JPS63158877 A JP S63158877A JP 30704586 A JP30704586 A JP 30704586A JP 30704586 A JP30704586 A JP 30704586A JP S63158877 A JPS63158877 A JP S63158877A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するものであり、特
にヘテロ界面の高速な２次元電子ガスを用いた電界効果
トランジスタの製造方法に関する。
にヘテロ界面の高速な２次元電子ガスを用いた電界効果
トランジスタの製造方法に関する。
超高速素子としてヘテロ界面の高速な２次元電子ガスを
用いた電界効果トランジスタが注目されている。
用いた電界効果トランジスタが注目されている。
この素子は通常、第４図（ａ）、（ｂ）の工程を示す断
面図のように製造されていた。すなわち、半絶縁性Ｇａ
Ａｓ基板１０の上にノンドープＧ ａ Ａ ｓ層１１、
ＳｉドープＡｊ’ＧａＡｓ層１２をこの順に分子線エピ
タキシー法により形成し（第４図（ａ））、表面に、Ａ
、Ｊ７を用いたショットキーゲート電極３０を形成した
後、その両面にオーム性電極１７としてＡｕＧｅとＮｉ
を蒸着し合金化することにより製造されている（第４図
（ｂ））、しかしこの方法によるとソース抵抗が大きい
ため、素子本来の性能が発揮できない。
面図のように製造されていた。すなわち、半絶縁性Ｇａ
Ａｓ基板１０の上にノンドープＧ ａ Ａ ｓ層１１、
ＳｉドープＡｊ’ＧａＡｓ層１２をこの順に分子線エピ
タキシー法により形成し（第４図（ａ））、表面に、Ａ
、Ｊ７を用いたショットキーゲート電極３０を形成した
後、その両面にオーム性電極１７としてＡｕＧｅとＮｉ
を蒸着し合金化することにより製造されている（第４図
（ｂ））、しかしこの方法によるとソース抵抗が大きい
ため、素子本来の性能が発揮できない。
この欠点を解消する製造方法として、第５図（ａ）〜（
ｄ）のような製造工程を示す断面図のような方法がある
。これは、半絶縁性Ｇ ａ Ａ ｓ基板１０の上にノン
ドープＧａＡｓ層１１、ＳｉドープＡｆＧａＡｓ層１２
をこの順に分子線エピタキシー法により形成しく第５図
（ａ））、表面にＷＳｉをスパッタ法により堆積した後
、所望の領域にフォトレジストをマスクにしてドライエ
ツチングによる加工を施しく第５図（ｂ））、ゲート電
極１３を形成した後、このＷＳｉゲート電極１３をマス
クとしてＳｉを濃度の最大点がＧａＡｓ層１１とＡｆＧ
ａＡｓ層１２の界面になるようにイオン注入して活性化
アニールを施すことにより高濃度ｎ影領域１５を形成し
く第５図（Ｃ））、ソースおよびドレインのオーム性電
極１７としてＡｕＧｅおよびＮｉを蒸着した後、合金化
する（第５図（ｄ））方法である。
ｄ）のような製造工程を示す断面図のような方法がある
。これは、半絶縁性Ｇ ａ Ａ ｓ基板１０の上にノン
ドープＧａＡｓ層１１、ＳｉドープＡｆＧａＡｓ層１２
をこの順に分子線エピタキシー法により形成しく第５図
（ａ））、表面にＷＳｉをスパッタ法により堆積した後
、所望の領域にフォトレジストをマスクにしてドライエ
ツチングによる加工を施しく第５図（ｂ））、ゲート電
極１３を形成した後、このＷＳｉゲート電極１３をマス
クとしてＳｉを濃度の最大点がＧａＡｓ層１１とＡｆＧ
ａＡｓ層１２の界面になるようにイオン注入して活性化
アニールを施すことにより高濃度ｎ影領域１５を形成し
く第５図（Ｃ））、ソースおよびドレインのオーム性電
極１７としてＡｕＧｅおよびＮｉを蒸着した後、合金化
する（第５図（ｄ））方法である。
しかしながら、前記第２の方法においては、ＡｆＧａＡ
ｓ中でのＳｉの活性化率が低いためにソース抵抗の充分
な低減が難しく、またＳｉがノンドープＧａＡｓ層１１
の奥深くまで注入されるために短チヤネル効果も起こり
やすいという問題がある。
ｓ中でのＳｉの活性化率が低いためにソース抵抗の充分
な低減が難しく、またＳｉがノンドープＧａＡｓ層１１
の奥深くまで注入されるために短チヤネル効果も起こり
やすいという問題がある。
本発明の目的は、ソース抵抗が小さく、かつ短チヤネル
効果の起こりにくいへテロ界面の高速な２次元電子ガス
を用いた電界効果トランジスタの製造方法を提供するこ
とにある。
効果の起こりにくいへテロ界面の高速な２次元電子ガス
を用いた電界効果トランジスタの製造方法を提供するこ
とにある。
本発明の構成は、半絶縁性基板上に高純度の第１の半導
体層を形成し、その上に前記第１の半導体層よりも電子
親和力が小さくかつｎ形の導電性を有する層、あるいは
第１の半導体層より電子親和力と禁制帯幅の和が大きく
かつｐ形の導電性を有する層を含む第２の半導体層を形
成し、この第２の半導体層上にショットキー電極とその
両側に配置された２つのオーム性電極を形成する半導体
装置の製造方法に於て、前記ショットキー電極として高
融点金属を用いたショットキー電極を形成する工程と、
このショットキー電極の側面に絶縁体からなる側壁を形
成する工程と、前記ショットキー電極とその側壁とをマ
スクとして前記第２の半導体層を前記第１の半導体層と
前記第２の半導体層の界面に達しない深さまでエツチン
グする工程と、前記側壁を除去した後、これら半導体層
上に前記第２の半導体層と同じ導電形となるような不純
物をイオン注入する工程を含むことを特徴とする。
体層を形成し、その上に前記第１の半導体層よりも電子
親和力が小さくかつｎ形の導電性を有する層、あるいは
第１の半導体層より電子親和力と禁制帯幅の和が大きく
かつｐ形の導電性を有する層を含む第２の半導体層を形
成し、この第２の半導体層上にショットキー電極とその
両側に配置された２つのオーム性電極を形成する半導体
装置の製造方法に於て、前記ショットキー電極として高
融点金属を用いたショットキー電極を形成する工程と、
このショットキー電極の側面に絶縁体からなる側壁を形
成する工程と、前記ショットキー電極とその側壁とをマ
スクとして前記第２の半導体層を前記第１の半導体層と
前記第２の半導体層の界面に達しない深さまでエツチン
グする工程と、前記側壁を除去した後、これら半導体層
上に前記第２の半導体層と同じ導電形となるような不純
物をイオン注入する工程を含むことを特徴とする。
本発明の構成によれば、ゲート電極とそのゲート電極の
側面に形成した側壁をマスクとした第２の半導体層のエ
ツチングにより表面の第２の半導体層のほとんどが除去
されるので、注入した不純物はそのほとんどがＡｆＧａ
Ａｓより活性化率の大きいＧａＡｓに注入される。この
ことによりイオン注入層のシート抵抗を低減できるので
、電界効果トランジスタのソース寄生抵抗を低減できる
。しかも、そのエツチングによりゲート電極の両側の側
壁厚分の部分は最初の第２の半導体層の膜厚を維持して
おり、側壁を除去した後にイオン注入を行えば、チャネ
ルの両端は第２の半導体層が厚いので、この部分のイオ
ン注入層はソース及びドレイン領域の第２の半導体層が
エツチングされた部分に比べて浅く形成されるため短チ
ヤネル効果の影響も小さい。
側面に形成した側壁をマスクとした第２の半導体層のエ
ツチングにより表面の第２の半導体層のほとんどが除去
されるので、注入した不純物はそのほとんどがＡｆＧａ
Ａｓより活性化率の大きいＧａＡｓに注入される。この
ことによりイオン注入層のシート抵抗を低減できるので
、電界効果トランジスタのソース寄生抵抗を低減できる
。しかも、そのエツチングによりゲート電極の両側の側
壁厚分の部分は最初の第２の半導体層の膜厚を維持して
おり、側壁を除去した後にイオン注入を行えば、チャネ
ルの両端は第２の半導体層が厚いので、この部分のイオ
ン注入層はソース及びドレイン領域の第２の半導体層が
エツチングされた部分に比べて浅く形成されるため短チ
ヤネル効果の影響も小さい。
以下、本発明について図面を用いて説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るために製造工程順に示した断面図である。本実施例は
、第１の半導体層をＧａＡｓ、第２の半導体層をＳｉド
ープＡ１！ＧａＡｓとした場合である。まず、第１図（
ａ）に示すように、半絶縁性ＧａＡｓ基板１０の上に分
子線エピタキシー法により基板温度６００℃で７０００
人のノンドー７ Ｇ ａ Ａ ｓ Ｎｌ １．３５０人
（７）ＳＬドー７Ａ ｅ ｃＱ ａ Ａ ｓ層１２をこ
の順に成長する。ここでＡｅＧａＡｓ層１２のＳｉ濃度
は２ Ｘ １０１８ｃｍ−’とする。さらに、このＡｆ
ＧａＡｓ層１２の表面にショットキー電極となるＷＳｉ
を５０００人スパッタ法により被着し、図に示すように
、ゲート電極１３の部分のみ残してドライエツチングに
より除去する。
るために製造工程順に示した断面図である。本実施例は
、第１の半導体層をＧａＡｓ、第２の半導体層をＳｉド
ープＡ１！ＧａＡｓとした場合である。まず、第１図（
ａ）に示すように、半絶縁性ＧａＡｓ基板１０の上に分
子線エピタキシー法により基板温度６００℃で７０００
人のノンドー７ Ｇ ａ Ａ ｓ Ｎｌ １．３５０人
（７）ＳＬドー７Ａ ｅ ｃＱ ａ Ａ ｓ層１２をこ
の順に成長する。ここでＡｅＧａＡｓ層１２のＳｉ濃度
は２ Ｘ １０１８ｃｍ−’とする。さらに、このＡｆ
ＧａＡｓ層１２の表面にショットキー電極となるＷＳｉ
を５０００人スパッタ法により被着し、図に示すように
、ゲート電極１３の部分のみ残してドライエツチングに
より除去する。
つぎに、全面に５ｉ０２を３０００人堆積した後、第１
図（ｂ）に示すように、反応性イオンエツチングにより
ゲート電極側面の５ｉ０２のみを残し側壁１８を形成す
る。この時の側壁厚は３０００人となる。
図（ｂ）に示すように、反応性イオンエツチングにより
ゲート電極側面の５ｉ０２のみを残し側壁１８を形成す
る。この時の側壁厚は３０００人となる。
続いて第１図（ｃ）に示すように、ゲート電極１３と側
壁１８をマスクとしてゲート電極１３の両側のＡｊ’Ｇ
ａＡｓ層を２５０人エツチングして１００人のＡｆＧａ
Ａｓ層１２を残して側壁を除去する。さらに第１図（ｄ
）に示すようにゲート電極をマスクとしてＳｉイオンを
加速電圧４０ｋＶで５Ｘ１０ Ｃａｌ 注入した
後、活性化アニールを行いソースおよびドレインの高濃
度ｎ影領域１５とゲート電極に隣接する浅い高濃度ｎ影
領域１９を形成する。最後に第１図（ｅ）に示すように
、ゲート電極の両側に、ＡｕＧｅとＮｉを蒸着して４５
０℃で合金化を行ってオーム性電極１７を形成し、素子
は完成する。
壁１８をマスクとしてゲート電極１３の両側のＡｊ’Ｇ
ａＡｓ層を２５０人エツチングして１００人のＡｆＧａ
Ａｓ層１２を残して側壁を除去する。さらに第１図（ｄ
）に示すようにゲート電極をマスクとしてＳｉイオンを
加速電圧４０ｋＶで５Ｘ１０ Ｃａｌ 注入した
後、活性化アニールを行いソースおよびドレインの高濃
度ｎ影領域１５とゲート電極に隣接する浅い高濃度ｎ影
領域１９を形成する。最後に第１図（ｅ）に示すように
、ゲート電極の両側に、ＡｕＧｅとＮｉを蒸着して４５
０℃で合金化を行ってオーム性電極１７を形成し、素子
は完成する。
このように製作した素子の高濃度ｎ形層のシート抵抗は
２００Ω／口であり、第２の従来例の３００Ω／口に比
べ大幅に低減されている。また、ソース寄生抵抗も従来
例の１．５Ω龍から本実施例では０．７Ω龍に低減され
た。この結果、相互コンダクタンスの値はゲート長０．
５μｍで４００ ｍ Ｓ ／ ｍａｒと大きな値が得ら
れた。また、ゲート長２μｍと０．５μｍの間のしきい
値電圧の変動も０．１５Ｖと従来例と同等の値が得られ
、短チヤネル効果の増大はみられなかった。
２００Ω／口であり、第２の従来例の３００Ω／口に比
べ大幅に低減されている。また、ソース寄生抵抗も従来
例の１．５Ω龍から本実施例では０．７Ω龍に低減され
た。この結果、相互コンダクタンスの値はゲート長０．
５μｍで４００ ｍ Ｓ ／ ｍａｒと大きな値が得ら
れた。また、ゲート長２μｍと０．５μｍの間のしきい
値電圧の変動も０．１５Ｖと従来例と同等の値が得られ
、短チヤネル効果の増大はみられなかった。
なお、本実施例は第２の半導体層が単一層の場合につい
て説明してきたが、ヘテロ界面の高速な２次元電子ガス
を用いた電界効果トランジスタでは、最初に分子線エピ
タキシー法で成長する第２の半導体層構造として次の実
施例のように多層構造になっている場合もある。
て説明してきたが、ヘテロ界面の高速な２次元電子ガス
を用いた電界効果トランジスタでは、最初に分子線エピ
タキシー法で成長する第２の半導体層構造として次の実
施例のように多層構造になっている場合もある。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説明す
るための断面図である０図において、第１の半導体層で
あるノンドープＧａＡｓ層１１は、半絶縁性ＧａＡｓ基
板１０の上に積層されている。この上に第２の半導体層
として５０人のノンドープＡｊ’ＧａＡｓスペーサ層２
１と３５０人のＳｉドープＡｆＧａＡｓ層１２がこの順
に積層された構造となっている。
るための断面図である０図において、第１の半導体層で
あるノンドープＧａＡｓ層１１は、半絶縁性ＧａＡｓ基
板１０の上に積層されている。この上に第２の半導体層
として５０人のノンドープＡｊ’ＧａＡｓスペーサ層２
１と３５０人のＳｉドープＡｆＧａＡｓ層１２がこの順
に積層された構造となっている。
第３図（ａ）〜（ｅ）は本発明の第３の実施例を説明す
るための断面図である。図において、半絶縁性ＧａＡｓ
基板１０の上に積層されたノンドープＧ ａ Ａ ｓ層
１１の上に第２の半導体層として１５０人のＳｉドープ
ＡｆＧａＡｓ層１２．１００人の組成を基板側のＡ Ｉ
Ｇ ａ Ａ ｓの組成からＧａＡｓまで変化したＳｉ
ドープＡｆｆＧａＡｓグレーデッド層２２．５０人のＳ
ｔドープＧａＡｓ２３がこの順に積層された構造である
。
るための断面図である。図において、半絶縁性ＧａＡｓ
基板１０の上に積層されたノンドープＧ ａ Ａ ｓ層
１１の上に第２の半導体層として１５０人のＳｉドープ
ＡｆＧａＡｓ層１２．１００人の組成を基板側のＡ Ｉ
Ｇ ａ Ａ ｓの組成からＧａＡｓまで変化したＳｉ
ドープＡｆｆＧａＡｓグレーデッド層２２．５０人のＳ
ｔドープＧａＡｓ２３がこの順に積層された構造である
。
これら第１の実施例及び第２の実施例いずれの場合にも
、表面にＷＳｉを全面に被着してドライエツチングによ
りゲート電極１３に加工した後（第２図（ｂ）、第３図
（ｂ））、全面にＳｉＯ２を堆積して反応性イオンエツ
チングによりゲート電極の側面に側壁１８を形成しく第
２図 ・（Ｃ）、第３図（ｃ））、ゲート電極及び側壁
をマスクとしてノンドープＧａＡｓ １１の上のノンド
ープＡｅＧａＡｓ層２１、あるいはノンドープＧａＡｓ
１１の上のＳｉドープＡｆｆＧａＡｓ層１２の一部を
残してゲート電極の両側をエツチングした後、このノン
ドープＧａＡｓ ｌ ｌの上のノンドープＡｊ７ＧａＡ
ｓ層２１、あるいはノンドープＧａＡｓ １１の上のＳ
ｉドープＡｅＧａＡｓ層１２がエツチングされた領域下
のへテロ界面付近に濃度の最大点がくるようにＳＬをイ
オン注入して、活性化アニールをすることにより、ソー
スおよびドレインの高濃度ｎ影領域１５とゲート電極に
隣接する浅い高濃度ｎ影領域１９を形成する（第２図（
ｄ）、第３図（ｄ））、最後にオーム性電極１７として
ＡｕＧｅとＮｉを蒸着して合金化する（第２図（ｅ）、
第３図（ｅ））ことにより製造できる。この場合にもソ
ース抵抗の低減化及び短チヤネル効果の抑制が図れる。
、表面にＷＳｉを全面に被着してドライエツチングによ
りゲート電極１３に加工した後（第２図（ｂ）、第３図
（ｂ））、全面にＳｉＯ２を堆積して反応性イオンエツ
チングによりゲート電極の側面に側壁１８を形成しく第
２図 ・（Ｃ）、第３図（ｃ））、ゲート電極及び側壁
をマスクとしてノンドープＧａＡｓ １１の上のノンド
ープＡｅＧａＡｓ層２１、あるいはノンドープＧａＡｓ
１１の上のＳｉドープＡｆｆＧａＡｓ層１２の一部を
残してゲート電極の両側をエツチングした後、このノン
ドープＧａＡｓ ｌ ｌの上のノンドープＡｊ７ＧａＡ
ｓ層２１、あるいはノンドープＧａＡｓ １１の上のＳ
ｉドープＡｅＧａＡｓ層１２がエツチングされた領域下
のへテロ界面付近に濃度の最大点がくるようにＳＬをイ
オン注入して、活性化アニールをすることにより、ソー
スおよびドレインの高濃度ｎ影領域１５とゲート電極に
隣接する浅い高濃度ｎ影領域１９を形成する（第２図（
ｄ）、第３図（ｄ））、最後にオーム性電極１７として
ＡｕＧｅとＮｉを蒸着して合金化する（第２図（ｅ）、
第３図（ｅ））ことにより製造できる。この場合にもソ
ース抵抗の低減化及び短チヤネル効果の抑制が図れる。
以上の実施例では、第２の半導体層の導電形がｎ形の場
合について説明してきたが、導電形がｐ形の場合にも適
用が可能であり、この場合には第２の半導体層にドープ
する不純物および注入イオンとしてＢｅ等を用いればよ
い。
合について説明してきたが、導電形がｐ形の場合にも適
用が可能であり、この場合には第２の半導体層にドープ
する不純物および注入イオンとしてＢｅ等を用いればよ
い。
また１、側壁となる絶縁体材料としてはＳ ｉ ０２を
用いて説明を行ったがＳｉ３Ｎ４など他の材料を用いる
ことも可能である。
用いて説明を行ったがＳｉ３Ｎ４など他の材料を用いる
ことも可能である。
以上説明したように、本発明によれば、ソース抵抗の低
減化が図られる。例えば、第２の従来例と本発明の実施
例を比べた場合、シート抵抗が３００Ω／口から２００
Ω／口に低減できたなめソース寄生抵抗も１．５Ω龍か
ら０．７Ωｌまで低減できた。このようなソース寄生抵
抗の低減及び短チヤネル効果の抑制により、ヘテロ界面
の高速な２次元電子ガスを用いた電界効果トランジスタ
の高性能化を図ることが出来る。
減化が図られる。例えば、第２の従来例と本発明の実施
例を比べた場合、シート抵抗が３００Ω／口から２００
Ω／口に低減できたなめソース寄生抵抗も１．５Ω龍か
ら０．７Ωｌまで低減できた。このようなソース寄生抵
抗の低減及び短チヤネル効果の抑制により、ヘテロ界面
の高速な２次元電子ガスを用いた電界効果トランジスタ
の高性能化を図ることが出来る。
第１図（ａ）〜（ｅ）は本発明の一実施例について製造
工程順に示した断面図、第２図（ａ）〜（ｅ）及び第３
図（ａ）〜（ｅ）１′＆本発明の第２及び第３の実施例
について製造工程順に示した断面図、第４図（ａ）、（
ｂ）は第１の′従来例について工程順に示した断面図、
第５図（ａ）〜（ｄ）は第２の従来例について工程順に
示した断面図である。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・ノンドー
プＧａＡｓ層、１２−８ｉド一プＡｊ’ＧａＡｓ層、１
３・・・ＷＳｉゲート電極、１５・・・ソース及びドレ
インの高濃度ｎ影領域、１７・・・ソース及びドレイン
のオーム性電極、１８・・・５ｉ０２の側壁、１９・・
・ゲート電極に隣接する高濃度ｎ影領域、２１・・・ノ
ンドープＡＩ！Ａｓスペーサ層、２２・・・Ｓｉドープ
ＡｅＧａＡＳグレーデッド層、 ２３・−３ｉドープＧ
ａＡｓ１ｌ、３０ ・Ａ ｅゲート電極。 りｒＺ 募４ 囚 ＄５ 回 手続補正書（自発）
工程順に示した断面図、第２図（ａ）〜（ｅ）及び第３
図（ａ）〜（ｅ）１′＆本発明の第２及び第３の実施例
について製造工程順に示した断面図、第４図（ａ）、（
ｂ）は第１の′従来例について工程順に示した断面図、
第５図（ａ）〜（ｄ）は第２の従来例について工程順に
示した断面図である。 １０・・・半絶縁性ＧａＡｓ基板、１１・・・ノンドー
プＧａＡｓ層、１２−８ｉド一プＡｊ’ＧａＡｓ層、１
３・・・ＷＳｉゲート電極、１５・・・ソース及びドレ
インの高濃度ｎ影領域、１７・・・ソース及びドレイン
のオーム性電極、１８・・・５ｉ０２の側壁、１９・・
・ゲート電極に隣接する高濃度ｎ影領域、２１・・・ノ
ンドープＡＩ！Ａｓスペーサ層、２２・・・Ｓｉドープ
ＡｅＧａＡＳグレーデッド層、 ２３・−３ｉドープＧ
ａＡｓ１ｌ、３０ ・Ａ ｅゲート電極。 りｒＺ 募４ 囚 ＄５ 回 手続補正書（自発）
Claims (1)
- 半絶縁性基板上に高純度の第１の半導体層を形成し、
その上に前記第１の半導体層よりも電子親和力が小さく
かつｎ形の導電性を有する層、あるいは第１の半導体層
より電子親和力と禁制帯幅の和が大きくかつｐ形の導電
性を有する層を含む第２の半導体層を形成し、この第２
の半導体層上にショットキー電極とその両側に配置され
た２つのオーム性電極を形成する半導体装置の製造方法
に於て、前記ショットキー電極として高融点金属を用い
たショットキー電極を形成する工程と、このショットキ
ー電極の側面に絶縁体からなる側壁を形成する工程と、
前記ショットキー電極とその側壁とをマスクとして前記
第２の半導体層を前記第１の半導体層と前記第２の半導
体層の界面に達しない深さまでエッチングする工程と、
前記側壁を除去した後、これら半導体層上に前記第２の
半導体層と同じ導電形となるような不純物をイオン注入
する工程を含むことを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30704586A JPS63158877A (ja) | 1986-12-22 | 1986-12-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30704586A JPS63158877A (ja) | 1986-12-22 | 1986-12-22 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63158877A true JPS63158877A (ja) | 1988-07-01 |
Family
ID=17964382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30704586A Pending JPS63158877A (ja) | 1986-12-22 | 1986-12-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63158877A (ja) |
-
1986
- 1986-12-22 JP JP30704586A patent/JPS63158877A/ja active Pending
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