JPH0255973B2 - - Google Patents
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- JPH0255973B2 JPH0255973B2 JP56076534A JP7653481A JPH0255973B2 JP H0255973 B2 JPH0255973 B2 JP H0255973B2 JP 56076534 A JP56076534 A JP 56076534A JP 7653481 A JP7653481 A JP 7653481A JP H0255973 B2 JPH0255973 B2 JP H0255973B2
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- JP
- Japan
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- voltage
- reference voltage
- ecl
- circuit
- transistor
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- 239000004065 semiconductor Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 101100249083 Human cytomegalovirus (strain Merlin) RL12 gene Proteins 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
Description
【発明の詳細な説明】
この発明は、ECL（エミツタ・カツプルド・ロ
ジツク又はCML：カレント・モード・ロジツク
とも呼ばれる）回路を含む半導体集積回路装置に
関する。
ジツク又はCML：カレント・モード・ロジツク
とも呼ばれる）回路を含む半導体集積回路装置に
関する。
ECL回路を用いて、ハイレベルを“１”とし、
ローレベルを“０”とする正論理の下に、AND
論理回路を得るために、第１図に示すような回路
が考えられている。第１図の回路では、２つの
ECL回路ECL1，ECL2を用いてAND回路を構成
する一例が示されている。
ローレベルを“０”とする正論理の下に、AND
論理回路を得るために、第１図に示すような回路
が考えられている。第１図の回路では、２つの
ECL回路ECL1，ECL2を用いてAND回路を構成
する一例が示されている。
すなわち、ロジツクスレツシヨルド電圧として
の基準電圧VBB1，VBB2が印加されたトランジスタ
Q13，Q23のコレクタ負荷抵抗として、一方の負
荷抵抗RL12を共通化して用いるものである。
の基準電圧VBB1，VBB2が印加されたトランジスタ
Q13，Q23のコレクタ負荷抵抗として、一方の負
荷抵抗RL12を共通化して用いるものである。
これにより、２つのECL回路ECL1，ECL2の入
力トランジスタQ11，Q12及びQ21，Q22のベース
にそれぞれ印加された入力信号Ａ〜Ｄがすべてハ
イレベルのとき、基準電圧側トランジスタQ13，
Q23が共にオフして、出力信号がハイレベルとな
り、上記入力信号Ａ〜Ｄのいずれか１つでもロー
レベルとなると、基準電圧側トランジスタQ13又
はQ23がオンするため、出力信号はローレベルと
なる。これにより、正論理の下でのAND論理出
力信号Ａ・Ｂ・Ｃ・Ｄを形成することができる。
この場合、入力信号Ａ又はＢと、入力信号Ｃ又は
Ｄが共に同一レベルであると、基準電圧側トラン
ジスタQ13，Q23が共にオンするため、共通化さ
れた負荷抵抗RL12には、２倍の定電流I0が流れる
ため、第２図に点線で示すようにローレベルが通
常の振幅まで下つてしまう。
力トランジスタQ11，Q12及びQ21，Q22のベース
にそれぞれ印加された入力信号Ａ〜Ｄがすべてハ
イレベルのとき、基準電圧側トランジスタQ13，
Q23が共にオフして、出力信号がハイレベルとな
り、上記入力信号Ａ〜Ｄのいずれか１つでもロー
レベルとなると、基準電圧側トランジスタQ13又
はQ23がオンするため、出力信号はローレベルと
なる。これにより、正論理の下でのAND論理出
力信号Ａ・Ｂ・Ｃ・Ｄを形成することができる。
この場合、入力信号Ａ又はＢと、入力信号Ｃ又は
Ｄが共に同一レベルであると、基準電圧側トラン
ジスタQ13，Q23が共にオンするため、共通化さ
れた負荷抵抗RL12には、２倍の定電流I0が流れる
ため、第２図に点線で示すようにローレベルが通
常の振幅まで下つてしまう。
そこで、負荷抵抗RL12にクランプ用のトラン
ジスタQ18が並例に設けられ、そのベースには定
電圧VXが印加される。これにより、トランジス
タQ18のエミツタ電圧がRL12・I0以下に下がろう
とすると、トランジスタQ18がオンして電流供給
を行いローレベル電圧をVX−VBE18にクランプす
る。この電圧VX−VBE18は、上記通常のローレベ
ル電圧RL12・I0に等しくなるよう設定される。
ジスタQ18が並例に設けられ、そのベースには定
電圧VXが印加される。これにより、トランジス
タQ18のエミツタ電圧がRL12・I0以下に下がろう
とすると、トランジスタQ18がオンして電流供給
を行いローレベル電圧をVX−VBE18にクランプす
る。この電圧VX−VBE18は、上記通常のローレベ
ル電圧RL12・I0に等しくなるよう設定される。
このような論理構成のECL回路において、上
記クランプ電圧VX−VBE18の製造バラツキ、又は
変動が大きいという問題が発生した。
記クランプ電圧VX−VBE18の製造バラツキ、又は
変動が大きいという問題が発生した。
この出願に係る発明者において、この原因を探
究した結果、次のような理由によるものであるこ
とが判明した。
究した結果、次のような理由によるものであるこ
とが判明した。
上記定電圧VXは、ロジツクスレツシヨルド電
圧としての基準電圧VBB、及び定電流I0を形成す
るトランジスタQ14，Q24等のベースに印加され
る定電圧VCSを形成する基準電源回路を利用して
形成される。
圧としての基準電圧VBB、及び定電流I0を形成す
るトランジスタQ14，Q24等のベースに印加され
る定電圧VCSを形成する基準電源回路を利用して
形成される。
すなわち、定電流I0を形成するための定電圧
VCS1は、トランジスタQ15のベース、エミツタ間
定電圧が用いられる。そして、この定電圧が印加
された抵抗R12によつて定電流が形成され、トラ
ンジスタQ16，Q17及び抵抗R16に流す。トランジ
スタQ16のベースは、上記定電圧VCS1を形成する
トランジスタQ15のコレクタに接続され、負帰還
ループを構成し、上記定電圧VCS1、定電流の安定
化を図つている。また、トランジスタQ15のコレ
クタには分圧抵抗R14，R15が設けられ、分圧電
圧V1を形成して、トランジスタQ17のベースに印
加する。そして、このトランジスタQ17のエミツ
タより、基準電圧VBB1を形成する。
VCS1は、トランジスタQ15のベース、エミツタ間
定電圧が用いられる。そして、この定電圧が印加
された抵抗R12によつて定電流が形成され、トラ
ンジスタQ16，Q17及び抵抗R16に流す。トランジ
スタQ16のベースは、上記定電圧VCS1を形成する
トランジスタQ15のコレクタに接続され、負帰還
ループを構成し、上記定電圧VCS1、定電流の安定
化を図つている。また、トランジスタQ15のコレ
クタには分圧抵抗R14，R15が設けられ、分圧電
圧V1を形成して、トランジスタQ17のベースに印
加する。そして、このトランジスタQ17のエミツ
タより、基準電圧VBB1を形成する。
そして、上記形成された定電流が流れる抵抗
R16より、クランプ用の定電圧VXを得るものであ
る。
R16より、クランプ用の定電圧VXを得るものであ
る。
他のECL回路ECL2の基準電源回路も上記同様
な構成である。
な構成である。
一方、上記基準電源回路の基準電圧端子は、互
いに共通接続されている。この理由は、チツプ内
での基準電圧VBB相互のバラツキを補正して一定
に保つことができるとともに、スイツチング回路
（論理ブロツク）からみた基準電圧源の低インピ
ーダンス化によつて、基準電圧VBBのゆらぎによ
るスイツチングスピードの低下を防止することが
できるからである。
いに共通接続されている。この理由は、チツプ内
での基準電圧VBB相互のバラツキを補正して一定
に保つことができるとともに、スイツチング回路
（論理ブロツク）からみた基準電圧源の低インピ
ーダンス化によつて、基準電圧VBBのゆらぎによ
るスイツチングスピードの低下を防止することが
できるからである。
しかし、この基準電圧端子VBBの共通接続が、
上記クランプ用定電圧VXのバラツキ、変動を大
きくすることが判明した。
上記クランプ用定電圧VXのバラツキ、変動を大
きくすることが判明した。
例えば、ECL1，ECL2の基準電源回路の電圧
V1＞V2である場合、トランジスタQ17，Q27のベ
ース、エミツタ間電圧が等しいとすると、基準電
圧VBB1＞VBB2になる。そして両者を共通接続した
場合、上記差電圧にみあつた微小電流△Ｉが流れ
るものとなり、この電流は抵抗R16を通して供給
されるため、定電圧VXが△Ｉ・R16だけバラツキ
を生じることとなる。このような定電圧VXの変
動要因は、トランジスタQ17，Q27のベース、エ
ミツタ間電圧のバラツキ、抵抗R12，R22で形成
される定電流のバラツキに対しても同様の影響を
受けることとなる。
V1＞V2である場合、トランジスタQ17，Q27のベ
ース、エミツタ間電圧が等しいとすると、基準電
圧VBB1＞VBB2になる。そして両者を共通接続した
場合、上記差電圧にみあつた微小電流△Ｉが流れ
るものとなり、この電流は抵抗R16を通して供給
されるため、定電圧VXが△Ｉ・R16だけバラツキ
を生じることとなる。このような定電圧VXの変
動要因は、トランジスタQ17，Q27のベース、エ
ミツタ間電圧のバラツキ、抵抗R12，R22で形成
される定電流のバラツキに対しても同様の影響を
受けることとなる。
この発明の目的は、基準電圧VBBの共通化によ
る利点を損うことなく、クランプ用定電圧のバラ
ツキを小さく抑えることができるECL回路を含
む半導体集積回路装置を提供することにある。
る利点を損うことなく、クランプ用定電圧のバラ
ツキを小さく抑えることができるECL回路を含
む半導体集積回路装置を提供することにある。
この発明に従えば、近接して設けられた基準電
源回路ごとに、基準電圧端子の共通化が行なわ
れ、若しくは比較的小さな抵抗を介して基準電圧
端子間の共通化が行なわれ、又はこれらが組み合
されて基準電圧端子間の共通化が行なわれる。
源回路ごとに、基準電圧端子の共通化が行なわ
れ、若しくは比較的小さな抵抗を介して基準電圧
端子間の共通化が行なわれ、又はこれらが組み合
されて基準電圧端子間の共通化が行なわれる。
以下、この発明を実施例とともに詳細に説明す
る。
る。
第３図は、この発明の一実施例を示す回路図で
ある。
ある。
ベースに入力信号Ａ，Ｂがそれぞれ印加され、
並列接続されたトランジスタQ11，Q12と、差動
形態に設けられ、ベースに基準電圧VBB1が印加さ
れたトランジスタQ13とが論理ブロツクを構成す
る。
並列接続されたトランジスタQ11，Q12と、差動
形態に設けられ、ベースに基準電圧VBB1が印加さ
れたトランジスタQ13とが論理ブロツクを構成す
る。
上記トランジスタQ11〜Q13の共通接続された
エミツタには、定電流I0を形成するトランジスタ
Q14及びエミツタ抵抗R11が設けられる。
エミツタには、定電流I0を形成するトランジスタ
Q14及びエミツタ抵抗R11が設けられる。
一方、共通接続されたトランジスタQ11，Q12
のコレクタと、トランジスタQ13のコレクタに
は、それぞれ負荷抵抗RL11，RL12が設けられる。
のコレクタと、トランジスタQ13のコレクタに
は、それぞれ負荷抵抗RL11，RL12が設けられる。
上記トランジスタQ13，Q14のベースにそれぞ
れ印加される基準電圧VBB1、定電圧VCS1は、前記
同様な基準電源回路で形成される。
れ印加される基準電圧VBB1、定電圧VCS1は、前記
同様な基準電源回路で形成される。
上記構成のECL回路ECL1と同様の構成のECL
回路ECL2が設けられる。そして、正論理での
AND回路を構成するため、ECL2の基準電圧側ト
ランジスタQ23のコレクタ負荷抵抗が省略され、
ECL1回路のトランジスタQ13の負荷抵抗RL12と共
通化される。また、この抵抗RL12にはクランプ用
のトランジスタQ18が並列に設けられ、ベースに
は前記同様なクランプ用定電圧VXが印加される。
回路ECL2が設けられる。そして、正論理での
AND回路を構成するため、ECL2の基準電圧側ト
ランジスタQ23のコレクタ負荷抵抗が省略され、
ECL1回路のトランジスタQ13の負荷抵抗RL12と共
通化される。また、この抵抗RL12にはクランプ用
のトランジスタQ18が並列に設けられ、ベースに
は前記同様なクランプ用定電圧VXが印加される。
以上構成の前記同様なECL回路において、基
準電圧VBB1，VBB2間の共通接続を比較的小さな抵
抗値（例えば、数Ω〜数100Ω程度）の抵抗R1を
介して行なわれる。図示されていない他の基準電
源回路についても抵抗R2等で共通接続される。
準電圧VBB1，VBB2間の共通接続を比較的小さな抵
抗値（例えば、数Ω〜数100Ω程度）の抵抗R1を
介して行なわれる。図示されていない他の基準電
源回路についても抵抗R2等で共通接続される。
このように抵抗R1，R2等を用いた場合には、
上記基準電圧VBB1，VBB2等間でバラツキ（電圧
差）があつても、これらの抵抗R1，R2等で吸収
できるため、クランプ用の定電圧VXを形成する
抵抗R16における上記電圧差で生じる電流による
バラツキ、変動を小さく抑えることができる。
上記基準電圧VBB1，VBB2等間でバラツキ（電圧
差）があつても、これらの抵抗R1，R2等で吸収
できるため、クランプ用の定電圧VXを形成する
抵抗R16における上記電圧差で生じる電流による
バラツキ、変動を小さく抑えることができる。
一方、基準電圧VBB1，VBB2等のバラツキの補正
及びその低インピーダンス化は上述のように比較
的小さな抵抗値の抵抗を用いるものであるため実
質的には損なわれることがない。
及びその低インピーダンス化は上述のように比較
的小さな抵抗値の抵抗を用いるものであるため実
質的には損なわれることがない。
すなわち、例えば第１図の回路の場合におい
て、VBB1は、抵抗R14の電圧降下、トランジスタ
Q16及びQ15のベース・エミツタ間電圧、抵抗R13
の電圧降下、及び電源−Ｖの値によつて決まる。
VBB1は、従つて、抵抗R14，R15のばらつき、Q16
及びQ15のベース・エミツタ間電圧ばらつき、電
源−Ｖの変動、等による影響を受ける。ベース・
エミツタ間電圧は、チツプ内温度分布によつても
影響される。チツプ内電源配線が持つ抵抗成分に
よつてもたらされる電源電圧−Ｖの変動は、配線
の幅、長さ等により影響されるが、例えば数十ミ
リボルトにも達する。ベース・エミツタ間電圧の
ばらつきは、数ミリボルト程度を考慮する必要が
ある。抵抗の相対誤差は数％ないし十数％を考慮
する必要がある。VBB2もVBB1と同様に決まる。そ
こで、第１図の場合、VBB1とVBB2との差は場合に
よつては数10mVにも達する。このVBB1とVBB2の
差は、例えばミリアンプアオーダの△Ｉをもたら
し、クランプ電圧VXを百ミリボルトないしはそ
れ以上ばらつかせる。
て、VBB1は、抵抗R14の電圧降下、トランジスタ
Q16及びQ15のベース・エミツタ間電圧、抵抗R13
の電圧降下、及び電源−Ｖの値によつて決まる。
VBB1は、従つて、抵抗R14，R15のばらつき、Q16
及びQ15のベース・エミツタ間電圧ばらつき、電
源−Ｖの変動、等による影響を受ける。ベース・
エミツタ間電圧は、チツプ内温度分布によつても
影響される。チツプ内電源配線が持つ抵抗成分に
よつてもたらされる電源電圧−Ｖの変動は、配線
の幅、長さ等により影響されるが、例えば数十ミ
リボルトにも達する。ベース・エミツタ間電圧の
ばらつきは、数ミリボルト程度を考慮する必要が
ある。抵抗の相対誤差は数％ないし十数％を考慮
する必要がある。VBB2もVBB1と同様に決まる。そ
こで、第１図の場合、VBB1とVBB2との差は場合に
よつては数10mVにも達する。このVBB1とVBB2の
差は、例えばミリアンプアオーダの△Ｉをもたら
し、クランプ電圧VXを百ミリボルトないしはそ
れ以上ばらつかせる。
第３図のように、抵抗数Ω〜数百Ωの抵抗R1
を設けると、クランプ電圧VXのばらつきは、第
１図の場合に比べ数分の１ないしそれ以上に減少
できる。
を設けると、クランプ電圧VXのばらつきは、第
１図の場合に比べ数分の１ないしそれ以上に減少
できる。
この発明は前記実施例に限定されず、ICチツ
プ内で形成される多数の基準電源回路のうち、互
いに近接して設けられるものは、素子特性のバラ
ツキ、温度変動の影響を同様に受けるものである
ことに着目し、上記基準電圧端子VBBの共通化を
ブロツク群に分けて行なうものとしてもよい。こ
のようにすることにより、共通化された基準電源
回路間ではもともと上記基準電圧VBBのバラツキ
が小さいことにより、クランプ用の定電圧VXの
バラツキを小さくすることができる。
プ内で形成される多数の基準電源回路のうち、互
いに近接して設けられるものは、素子特性のバラ
ツキ、温度変動の影響を同様に受けるものである
ことに着目し、上記基準電圧端子VBBの共通化を
ブロツク群に分けて行なうものとしてもよい。こ
のようにすることにより、共通化された基準電源
回路間ではもともと上記基準電圧VBBのバラツキ
が小さいことにより、クランプ用の定電圧VXの
バラツキを小さくすることができる。
また、第４図のブロツク図に示すように、上記
のようにECL1〜ECL4間での基準電圧VBBが共通
化されたブロツク群に分けた場合において、各ブ
ロツク間で抵抗R1〜R3を介して基準電圧VBBの共
通化を図るものであつてもよい。なお、基準電源
回路の具体的構成は種々変形できるものである。
のようにECL1〜ECL4間での基準電圧VBBが共通
化されたブロツク群に分けた場合において、各ブ
ロツク間で抵抗R1〜R3を介して基準電圧VBBの共
通化を図るものであつてもよい。なお、基準電源
回路の具体的構成は種々変形できるものである。
この発明は、所要の論理構成がマスタースライ
ス方式により構成されるECL回路では、どの
ECL回路間で上述のような正論理AND回路を構
成するかは不定であるので、この発明のように基
準電圧間の共通化をするようにした場合、特に有
役なものとなる。
ス方式により構成されるECL回路では、どの
ECL回路間で上述のような正論理AND回路を構
成するかは不定であるので、この発明のように基
準電圧間の共通化をするようにした場合、特に有
役なものとなる。
この発明は、ECL回路を含む半導体集積回路
装置に広く利用できる。
装置に広く利用できる。
第１図は従来考えられていたECL回路の一例
を示す回路図、第２図は、その動作を説明するた
めの波形図、第３図は、この発明の一実施例を示
す回路図、第４図は、他の一実施例を示すブロツ
ク図である。
を示す回路図、第２図は、その動作を説明するた
めの波形図、第３図は、この発明の一実施例を示
す回路図、第４図は、他の一実施例を示すブロツ
ク図である。
Claims (1)
- 【特許請求の範囲】 １ ベースに基準電圧が供給されそのエミツタを
介して第１出力点に第１基準電圧を出力しかつそ
のコレクタを介して第２出力点にそのコレクタ電
流と負荷素子とによつて決まる値の第２基準電圧
を出力するトランジスタを備えた基準電源回路の
複数個と、上記第１基準電圧をロジツクスレツシ
ヨールド電圧として受ける複数の論理ゲートと、
上記第２基準電圧をクランプ電圧として受け所望
の論理ゲートの出力レベルをクランプするクラン
プ用トランジスタとを備え、上記複数の基準電源
回路の第１出力点の相互が抵抗手段を介して結合
されてなることを特徴とする半導体集積回路装
置。 ２ 上記論理ゲートが上記第１基準電圧をそのロ
ジツクスレツシヨールド電圧として受けるECL
回路からなることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ３ マスタースライス方式により上記論理ゲート
が構成されるものであることを特徴とする特許請
求の範囲第１項又は第２項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076534A JPS57192136A (en) | 1981-05-22 | 1981-05-22 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56076534A JPS57192136A (en) | 1981-05-22 | 1981-05-22 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57192136A JPS57192136A (en) | 1982-11-26 |
| JPH0255973B2 true JPH0255973B2 (ja) | 1990-11-28 |
Family
ID=13607934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56076534A Granted JPS57192136A (en) | 1981-05-22 | 1981-05-22 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57192136A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60144020A (ja) * | 1983-12-30 | 1985-07-30 | Hitachi Ltd | 論理ｌｓｉ |
| JP2522035B2 (ja) * | 1989-01-23 | 1996-08-07 | 日本電気株式会社 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS446266Y1 (ja) * | 1966-01-26 | 1969-03-07 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122142U (ja) * | 1977-03-07 | 1978-09-28 |
-
1981
- 1981-05-22 JP JP56076534A patent/JPS57192136A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS446266Y1 (ja) * | 1966-01-26 | 1969-03-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57192136A (en) | 1982-11-26 |
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