JPH0250400A

JPH0250400A - 半導体記憶装置

Info

Publication number: JPH0250400A
Application number: JP63201468A
Authority: JP
Inventors: Takeshi Kajimoto; 梶本　毅
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-08-12
Filing date: 1988-08-12
Publication date: 1990-02-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するもので、例えば、
ウェハスケールメモリ等に利用して特に有効な技術に関
するものである。

〔従来の技術〕

同一のウェハ上に形成された多数の単位メモリ集積回路
からなるウェハスケールメモリがある。

一方、メモリ集積回路の製品歩留りを高める一つの手段
として、各メモリ集積回路に所定数の冗長ワード線又は
冗長データ線を設け、これらの冗長素子を機能試験等に
よって検出された不良アドレスに割り当てる欠陥救済方
式がある。

ウェハスケールメモリについては、例えば、１９８６年
１２月発行の「プロシーデインゲス　オブ　アイ・イー
・イー・イー（Ｐｒｏｃｅｅｄｉｎｇｓ　　Ｏ−ｆ　Ｉ
ＥＥＥ）Ｊ第１７４１頁〜第１７５２頁に記載されてい
る。また、冗長素子による欠陥救済方式については、例
えば、１９８４年１１月３０日、−オーム社発行のｒＬ
Ｓ　ＩハンドブックＪ第３８４頁に記載されている。

〔発明が解決しようとする課題〕本願発明者等は、この発明に先立って、上記に記載され
るような従来の欠陥救済方式をウェハスケールメモリに
利用することを考えた。このウェハスケールメモリにお
いて、各単位メモリ集積回路には、２ないし４本の冗長
ワード線及び冗長データ線と、これらの冗長素子を検出
された不良アドレスに割り当てるための冗長アドレス切
り換え回路とがそれぞれ設けられ、各単位メモリ集積回
路対応の欠陥救済が行われる。

ところが、このようなウェハスケールメモリには、次の
ような問題点があることが明らかとなった。すなわち、
上記ウェハスケールメモリでは、前述のように、各単位
メモリ集積回路を単位として欠陥救済が行われる。した
がって、用意された冗長素子数を超える異常が検出され
ると、その単位メモリ集積回路は、他の大半の素子が正
常であるにもかかわらず、不良品として切り離される。

このため、ウェハスケールメモリとしての製品歩留りが
制限されるとともに、不良品を含むことによりその実装
密度が低下しその低コスト化が妨げられる。一方、これ
に対処するため、冗長素子を増設し、あるいは不良品と
判定された単位メモリ集積回路の正常な素子を冗長素子
として利用することが考えられる。しかし、このような
方法を採った場合、冗長アドレス切り換え回路等のハー
ド量が著しく増大し、かえってウェハスケールメモリの
実装密度を低下させる原因となる。

この発明の目的は、実装密度を低下させることなく素子
の利用効率を高めたウェハスケールメモリ等の半導体記
憶装置を提供することにある。この発明の他の目的は、
ウェハスケールメモリ等の半導体記憶装置の製品歩留り
を高め、その低コスト化を推進することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、複数の単位メモリ集積回路を含むウェハスケ
ールメモリ等に、各単位メモリ集積回路に対応して設け
られ対応する単位メモリ集積回路の任意のアドレスに割
り当て可能な第１の冗長素子と、上記単位メモリ集積回
路の各アドレスに対応して設けられ任意の単位メモリ集
積回路の対応するアドレスに割り当て可能な第２の冗長
素子とを用意し、上記第１及び第２の冗長素子を、各ア
ドレスにおける単位メモリ集積回路の有効率が所定値以
上となるように割り当てるものである。

〔作　　用〕

上記した手段によれば、ウェハスケールメモリ等に搭載
されるすべての単位メモリ集積回路の正常な素子を無駄
な（活用できるため、実質的に単位メモリ集積回路の有
効率を高めることができる。

その結果、ウェハスケールメモリの製品歩留り及び実装
密度を高め、その低コスト化を推進することができる。

〔実施例〕

第１図には、この発明が通用されたメモリユニットＭＵ
の一実施例のブロック図が示されている。

また、第２図及び第３図には、第１図のメモリュニット
ＭＵのメモリ集積回路ＵＭＣ及び単位メモリ集積回路Ｕ
ＭＯの一実施例のブロック図がそれぞれ示されている。

これらの図に従って、この実施例のメモリユニットＭＵ
の構成と動作の概要を説明する。

この実施例のメモリユニットＭυは、いわゆるウェハス
ケールメモリによって構成され、特に制限されないが、
単結晶シリコンのような１（ＩＩのウェハ上に形成され
る３＋１個の単位メモリ集積回路ＵＭＯ〜ＵＭｓと、冗
長メモリ集積回路ＲＭａ及びＲＭｂならびにこれらの単
位メモリ集積回路及び冗長メモリ集積回路に共通に設け
られるメモリ集積回路ＵＭＣ及び冗長制御メモリＲＯＭ
とを含む、メモリユニ７）ＭＵは、上記ウェハを単位と
してパッケージされ、例えばコンピュータシステムにお
ける主記憶装置等を構成する。

単位メモリ集積回路ＵＭＯ〜υＭｓは、特に制限されな
いが、ｍ＋１本のワード線とｆｉ＋１組の相補データ線
及びこれらのワード線と相補データ線の交点に格子状に
配置される（ｍ＋１）　Ｘ　（ｎ＋１）個のメモリセル
とを含むメモリアレイを基本構成とする。このメモリア
レイは、特に制限されないが、さらに２本の冗長ワード
線ＷｒＯ及びＷｒｌならびにこれらの冗長ワード線と上
記相補データ線との交点に配置される２ｘ（ｎ＋１）（
ＩＩのメモリセルとを含む、冗長ワード１ｊｌＷｒＯ及
びＷｒｌならびにこれらに結合される２Ｘ（ｎ＋１）個
のメモリセルは、いわゆる第１の冗長素子として、対応
する単位メモリ集積回路の任意の不良アドレスに割り当
てられる。

一方、冗長メモリ集積回路ＲＭ　ａ及びＲＭｂは、特に
制限されないが、上記単位メモリ集積回路ＵＭＯ〜ＵＭ
ａと同一の構成とされる。冗長メモリ集積回路ＲＭ　ａ
及びＲＭｂに含まれるｍ＋ｌのワード線及びこれらに結
合される（ｍ＋１）Ｘ（ｎ＋１）個のメモリセルは、い
わゆる第２の冗長素子として、対応するロウアドレスの
ワード線が欠陥と判定された任意の単位メモリ集積回路
に割り当てられる。

この実施例において、各単位メモリ集積回路に設けられ
る第１の冗長素子すなわち冗長ワード線ＷｒＯ及びＷｒ
ｌ等と、第２の冗長素子すなわち冗長メモリ集積回路Ｒ
Ｍ　ａ及びＲＭｂの各ワード線等は、後述するように、
ワード線アドレスすなわちメモリユニットＭＵの各ロウ
アドレスからみた単位メモリ集積回路の有効数がすべて
３＋１個以上となるように、所定のアルゴリズムに従っ
て割り当てられる。これにより、メモリユニットＭＵは
、ｓＸ　（ｍ＋１）ｘ　（ｎ＋１）ＸＩピントのアドレ
ス構成を持つ記憶装置として機能する。

第１図において、メモリユニットＭＵは、特に制限され
ないが、ｊ＋１ビットのアドレスバスＡＯ〜Ａｊとデー
タ入力バスＤｉｎ及びデータ出力バスＤｏｕｔならびに
メモリイネーブル信号ＭＥＮ及びライトイネーブル信号
ＷＥを含むコントロールバスとを介して、外部の中央処
理装置ＣＰＵに接続される。このうち、メモリイネーブ
ル信号１百頁は、メモリ集積回路ＵＭＣ及び冗長制御メ
モリＲＯＭに結合され、ライトイネーブル信号ＷＥなら
びにデータ大力バスＤｉｎ及びデータ出力バスＤｏｕｔ
は、単位メモリ集積回路ＵＭＯ〜ＵＭｓ及び冗長メモリ
集積回路ＲＭａ及びＲＭｂに共通に結合される。アドレ
スバスＡＯ〜Ａｊは、特に制限されないが、各単位メモ
リ集積回路のデバイスコードを指定するｉ−ｔビットの
アドレス信号Ａｉ＋１〜Ａｊと、各単位メモリ集積回路
のアドレスを指定するｔ＋１ビットのアドレス信号ＡＯ
〜Ａｔとに分割される。アドレス信号Ａｉ＋１〜Ａｊは
、メモリ集積回路ＵＭＣに結合され、アドレス信号ＡＯ
〜Ａｔは、単位メモリ集積回路ＵＭＯ−ＵＭｓに共通結
合される。

冗長制御メモリＲＯＭは、書き換え可能な読み出し専用
メモリすなわちＦ、　Ｆ　ＲＯＭ　（Ｅ　ｒａｓａｂｌ
ｅａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅ＋５ｏｒｙ　）等によって構成され、冗長メ
モリ集積回路ＲＭ　ａ及びＲＭｂの各ロウアドレスに対
応したｍ＋１のアドレスを持つ、これらのアドレスには
、冗長メモリ集積回路ＲＭ　ａ及びＲＭｂの各ワード線
に割り当てられた単位メモリ集積回路ＵＭＯ〜ＵＭｓの
デバイスコードが予め格納される。

冗長制御メモリＲＯＭは、特に制限されないが、中央処
理装置ＣＰＵからロウレベルのメモリイネ−７’ル信号
ＭＥＮが供給されることで、選択的に動作状態とされる
。この動作状態において、冗長制御メモリＲＯＭは、下
位のアドレス信号ＡＯ〜Ａｔによって指定されるアドレ
スから、冗長メモリ集積回路ＲＭ　ａ及びＲＭｂの対応
するワード線に割り当てられた単位メモリ集積回路のデ
バイスコードすなわち不良デバイスコードｒａＱ〜ｒａ
ｋならびにｒｂＱ〜ｒｂｋを読み出し、メモリ集積回路
ＵＭＣに供給する。

メモリ集積回路ＵＭＣは、特に制限されないが、第２図
に示されるように、２個のアドレス比較回路ＡＣａ及び
ＡＣｂならびにデバイスコードデコーダＤＣＤを含む。

アドレス比較回路ＡＣａ及びＡＣｂの一方の入力端子に
は、中央処理装置ＣＰＵから供給されるデバイスコード
すなわちアドレス信号Ａｉ＋１〜Ａｊが共通に供給され
、その他方の入力端子には、上記不良デバイスコードｒ
ａＱ〜ｒａｋならびにｒｂｏ〜ｒｂｋがそれぞれ供給さ
れる。また、アドレス比較回路ＡＣａ及びＡＣｂには、
上記メモリイネーブル信号ＭＥＮが、共通に供給される
。

アドレス比較回路ＡＣａは、特に制限されないが、上記
メモリイネーブル信号ＶτＫがロウレベルとされること
で、選択的に動作状態とされる。

この動作状態において、アドレス比較回路ＡＣａは、中
央処理装置ＣＰυから供給されるデバイスコードすなわ
ちアドレス信号Ａｉ＋１＝Ａｊと冗長制御メモリＲＯＭ
から供給される不良デバイスコードｒａＱ〜ｒａｋとを
比較照合する。その結果、これらのデバイスコードが全
ビット一致すると、その出力信号すなわちデバイス選択
信号ＤＳａをハイレベルとする。同様に、アドレス比較
回路Ａｃｂは、上記メモリイネーブル信号ＭＥＮがロウ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、アドレス比較回路Ａｃｂは、上記
アドレス信号Ａｉ＋１”Ａｊと冗長制御メモリＲＯＭか
ら供給されるもう一組の不良デバイスコードｒｂＯ〜ｒ
ｂｋとを比較照合する。

その結果、これらのデバイスコードが全ピント−致する
と、その出力信号すなわちデバイス選択信号ＤＳｂをハ
イレベルとする。

アドレス比較回路ＡＣａ及びＡＣｂから出力されるデバ
イス選択信号ＤＳａ及びＤＳｂは、対応する冗長メモリ
集積回路ＲＭ　ａ及びＲＭｂにそれぞれ供給されるとと
もに、特に制限されないが、ノアゲート回路Ｎ０Ｇｌの
一対の入力端子にそれぞれ供給される。ノアゲート回路
Ｎ０Ｇ１の出力信号は、アンドゲート回路ＡＧＩの一方
の入力端子に供給される。アンドゲート回路ＡＧＩの他
方の入力端子には、上記メモリイネーブル信号ＭＥＫの
インバータ回路Ｎｌによる反転信号が供給される。アン
ドゲート回路ＡＧＩの出力信号は、内部制御信号Ｃ６ｒ
ｌとして、デバイスコードデコーダＤＣＤに供給される
。これらのことから、上記内部制御信号ｃ＠ｎは、メモ
リイネーブル信号ＭＥＮがロウレベルとされ、かつ上記
デバイス選択信号ＤＳａ及びＤＳｂがともにロウレベル
とされるとき、選択的にハイレベルとされる。

デバイスコードデコーダＤＣＤには、さらに上記デバイ
スコードすなわちアドレス信号Ａｉ＋１〜Ａｊが供給さ
れる。デバイスコードデコーダＤＣＤは、上記内部制御
信号ｃｅｎがハイレベルとされることで、選択的に動作
状態とされる。この動作状態において、デバイスコード
デコーダＤＣＤは、上記アドレス信号Ａｉ÷１〜Ａｊを
デコードし、対応するデバイス選択信号ＤＳＯ＝ＤＳｓ
を択一的にハイレベルとする。つまり、デバイス選択信
号ＤＳＯ〜ＤＳｓは、メモリイネーブル信号ｎＮがロウ
レベルとされ、かつ冗長制御メモリＲＯＭの対応するア
ドレスから読み出された不良デバイスコードが中央処理
装置ＣＰＵから与えられたデバイスコードと一致しない
とき、このデバイスコードに対応して択一的にハイレベ
ルとされる。

これらのデバイス選択信号ＤＳＯ〜ＤＳｓは、対応する
単位メモリ集積回路ＵＭＯ〜ＵＭｓにそれぞれ供給され
る。

単位メモリ集積回路ＵＭＯ〜ＵＭｓは、第３図の単位メ
モリ集積回路ＵＭＯに代表して示されるように、その大
半の面積を占めて配置されるメモリアレイＭＡＲＹを基
本構成とする。

メモリアレイＭＡＲＹは、第３図の垂直方向に平行して
配置されるｍ＋１本のワード線ならびに２本の冗長ワー
ド線ＷｒＯ及びＷｒｌと、水平方向に平行して配置され
るｆｉ＋１組の相補データ線とを含む、これらのワード
線及び相補データ線の交点には、（ｍ＋３）Ｘ　（ｎ＋
１）個のメモリセルが格子状に配置される。

メモリアレイＭＡＲＹを構成するτｎ＋Ｌ本のワード線
は、ＸアドレスデコーダＸＡＤに結合され、択一的に選
択状態とされる。また、２本の冗長ワード１ｌＷｒｏ及
びＷｒｌは、冗長アドレス切り換え回路ＲＡＣに結合さ
れる。

ＸアドレスデコーダＸＡＤには、特に制限されないが、
ＸアドレスバンファＸＡＢからｐ＋１ビットの内部アド
レス信号ａｘＱ＝ａｘｐが供給され、タイミング発生回
路ＴＯからタイミング信号φｃｅが供給される。ここで
、タイミング信号φ（ｅは、通常ロウレベルとされ、対
応する上記デバイス選択信号ＤＳＯ〜ＤＳｓがハイレベ
ルとされ対応する単位メモリ集積回路が選択状態とされ
るとき、選択的にハイレベルとされる。

ＸアドレスデコーダＸＡＤは、上記タイミング（８号φ
Ｃｅがハイレベルとされることで、選択的に動作状態と
される。この動作状態において、ＸアドレスデコーダＸ
ＡＤは、上記内部アドレス信号ミス０〜ａｘｐをデコー
ドし、対応するワード線を択一的にハイレベルの選択状
態とする。後述する冗長アドレス切り換え回路ＲＡＣに
より冗長ワード線ＷｒＯ又はＷｒｌが選択状態とされる
とき、上記ＸアドレスデコーダＸＡＤのデコード動作は
停止される。

冗長アドレス切り換え回路ＲＡＣは、特に制限されない
が、上記メモリアレイＭＡＲＹの冗長ワード線ＷｒＯ及
びＷｒｌに対応して設けられる２個の不良アドレスＲＯ
Ｍ及びアドレス比較回路を含む、このうち、不良アドレ
スＲＯＭは、特に制限されないが、ｐ＋１個のヒユーズ
手段によって構成され、対応する冗長ワード線ＷｒＯ又
はＷｒｌに割り当てられた上記メモリアレイＭＡＲＹの
欠陥ワード線のロウアドレスを保持する。また、アドレ
ス比較回路は、Ｘアドレスバ７ファＸＡＢから供給され
る内部アドレス信号ａｘＯ〜ａｘｐと、上記不良アドレ
スＲＯＭに記憶される不良アドレスとを比較照合する。

その結果、両アドレス信号が全ビット一致すると、対応
する冗長ワード線ＷｒＯ又はＷｒｌをハイレベルの選択
状態とする。前述のように、冗長ワード線Ｗｒ　Ｏ又は
Ｗｒｌがハイレベルとされるとき、Ｘアドレスデコーダ
ＸＡＤのデコード動作は停止される。これにより、欠陥
が検出されたワード線は、自動的に冗長ワード線Ｗ　ｒ
　Ｏ又はＷｒｌに切り換えられる。

ＸアドレスバッフプＸＡＢは、中央処理装置ＣＰＵから
アドレスバスを介して供給される下位のアドレス信号Ａ
Ｏ〜／Ｉｆの一部を受け、これを保持する。また、これ
らのアドレス信号をもとに、上記内部アドレス信号ａｘ
Ｑ〜ａｘｐを形成して、ＸアドレスデコーダＸＡＤ及び
冗長アドレス切り換え回路ＲＡＣに供給する。

一方、メモリアレイＭＡＲＹを構成するｎ＋１組の相補
データ線は、カラムスイッチＣ８Ｗを介して、相補共通
データ線ＣＤ　−ＣＤに選択的に接続される。

カラムスイッチＣ８Ｗは、特に制限されないが、メモリ
アレイＭＡＲＹの相補データ線に対応して設けられるｆ
ｉ＋ｌ対のスイッチＭＯＳ　Ｆ　ＥＴを含む、これらの
スイッチＭＯ３ＦＥＴの一方は、上記メモリアレイＭＡ
ＲＹの対応する相補データ線にそれぞれ結合され、その
他方は、相補共通データ線ＣＤ−３石の非反転信号線及
び反転信号線にそれぞれ共通結合される。各対のスイッ
チＭＯ３ＦＥＴのゲートはそれぞれ共通結合され、Ｙア
ドレスデコーダＹＡＤから、対応するデータ線選択信号
ＹＯ〜Ｙｎがそれぞれ供給される。

カラムスイッチＣ８Ｗの各スイッチＭＯ５ＦＥＴは、対
応する上記データ線選択信号ＹＯ〜Ｙｎが択一的にハイ
レベルとされることで選択的にオン状態となり、メモリ
アレイＭＡＲＹの対応する相補データ線と相補共通デー
タ線ＣＤ−ＣＤとを選択的に接続状態とする。

ＹアドレスデコーダＹＡＤには、特に制限されないが、
Ｙアドレスバッファ７ＡＢから、ｑ＋１ピントの内部ア
ドレス信号ａｙＯ−ａ）’Ｑが供給され、タイミング発
生回路ＴＧから、上記タイミング信号φｃｅが供給され
る。

ＹアドレスデコーダＹＡＤは、タイミング信号φｃｅが
ハイレベルとされることで、選択的に動作状態出される
。この動作状態において、ＹアドレスデコーダＹＡＤは
、上記内部アドレス信号ａｙＯ〜ａｙｑをデコードし、
対応するデータ線選択信号Ｙ　Ｏ＝　’ｔ’　ｔ・を択
一的にハイレベルとする。

これらのデータ線選択信号は、前述のように、カラムス
イッチＣ８Ｗの対応するスイッチＭＯ３ＦＩＥＴにそれ
ぞれ供給される。

ＹアドレスバッファＹＡＢは、上記アドレス信号ＡＯ−
Ａｉの残りの一部を受け、これを保持する。また、これ
らのアドレス信号をもとに、上記内部アドレス信号ａｙ
Ｏｘａｙｑを形成、ＹアドレスデコーダＹＡＤに供給す
る。

相補共通データ線ＣＤ−て百は、データ入出力回路Ｉ１
０に結合される。データ入出力回路Ｉ１０は、特に制限
されないが、データ入カバソファ及びデータ出力バンフ
１を含む。

データ入出力回路Ｉ１０のデータ入カバソファの入力端
子は、上記データ入力バスＤｉｎに結合され、その出力
端子は、相補共通データ線ＣＤ・τ万に結合される。デ
ータ人カバソファには、タイミング発生回路ＴＧから、
タイミング信号φＷｅが供給される。ここで、タイミン
グ信号φｗ６は、特に制限されないが、通常ロウレベル
とされ、対応する単位メモリ集積回路が書き込みモード
で選択状態とされるとき、所定のタイミングで一時的に
ハイレベルとされる。

データ入出力回路Ｉ１０のデータ人カバソファは、上記
タイミング信号φｗｅがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、デー
タ入カバソファは、上記データ入力バスＤｉｎを介して
供給される書き込みデータを取り込み、これを保持する
。また、これらの書き込みデータをもとに相補書き込み
信号を形成し、相補共通データ線ＣＤ−τ下を介して、
メモリアレ・（ＭＡＲＹの選択されたメモリセルにイ共
ｊ合する。

データ入出力り路１１０のデータ出カバソファの入力端
子は、上記相捕共通データ線ＣＤ−τ石に結合され、そ
の出力端子は、上記データ出力バスＤｏｕｔに結合され
る。データ出力バッファには、タイミング発生回路ＴＯ
から、タイミング信号φｏ６が供給される。ここで、タ
イミング信号φｏｓは、特に３ＩＪ限されないが、通常
ロウレベルとされ、対応する単位メモリ集積回路が読み
出しモードで選択状態とされるとき、所定のタイミング
で一時的にハイレベルとされる。

データ入出力回路Ｉ１０のデータ出カバ７フアは、上記
タイミング信号φｏｓがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、デー
タ出カバ２ファは、メモリアレイＭＡＩ？Ｙの選択され
たメモリセルから相補共通データ線ＣＤ−ＣＤを介して
出力される読み出し信号を増幅し、データ出力バスＤｏ
ｕｔに送出する。タイミング信号φｏｅがロウレベルと
されるとき、データ出カバソファの出力はハイインピー
ダンス状態とされる。

タイミング発生回路ＴＧには、上記メモリ集積回路ＵＭ
Ｃから対応するデバイス選択信号ＤＳＯ〜ＤＳｓがそれ
ぞれ供給され、中央処理装置ｃｐＵからライトイネーブ
ル信号ＷＥが供給される。

タイミング発生回路ＴＧは、上記デバイス選択信号ＤＳ
Ｏ〜ＤＳｓ及びライトイネーブル信号■１をもとに、上
記各種のタイミング信号を形成し、各回路に供給する。

第４図には、第１図のメモリユニットＭＵの一実施例の
冗長割り当て図が示されている。同図において、単位メ
モリｇＡＭ！回路の価数３＋ｌは、説明を理解しやすく
するために、１６とされ、同様に、各単位メモリ集積回
路のワード線数ｍ＋ｌも１６とされる。各単位メモリ集
積回路において、欠陥が検出されたワード線は０印で表
示される。

このうち、対応する冗長ワード線又は冗長メモリ集積回
路によって救済されたものは、上記０印が点線に書き換
えられ、その内部に救済した冗長ワード線又は冗長メモ
リ集積回路が、ｒＯ，ｒｌ又はＭａ、Ｍｂのように記入
される。また、各冗長ワード線ならびに冗長メモリ集積
回路ＲＭ　ａ及びＲＭｂの各ワード線の欄には、それに
よって救済を受けた単位メモリ集積回路の番号が、ＭＯ
〜Ｍ１５のように記入される。以下、第４図に従って、
この実施例のメモリユニットＭＵの冗長切り換え方式の
概要を説明する。

第４図において、単位メモリ集積回路ＵＭＯ〜ＵＭ１５
は、１６本のワード線ＷＯ〜Ｗ１５と、２本の冗長ワー
ド線ＷｒＯ及びＷｒｌとをそれぞれ含む、このうち、冗
長ワード線Ｗ　ｒ　Ｏ及びＷｒｌは、前述のように、い
わゆる第１の冗長素子として、対応する単位メモリ集積
回路内の任意の不良ワード線にそれぞれ割り当てられる
。

一方、冗長メモリ集積回路ＲＭａ及びＲＭｂは、同様に
１６本のワード線ＷＯ〜Ｗ１５と、２本の冗長ワード線
ＷｒＯ及びＷｒｌとをそれぞれ含む。

このうち、冗長ワード線Ｗ　ｒ　Ｏ及びＷｒｌは、上記
単位メモリ集積回路の場合と同様に、対応する冗長メモ
リ集８回路の任意の不良ワード線に割り当てられる。冗
長メモリ集債回路ＲＭ　ａ及びＲＭｂのワード線ＷＯ〜
Ｗ１５は、いわゆる第２の冗長素子として、対応するア
ドレスにおいて検出された任意の単位メモリ集積回路の
不良ワード線にそれぞれ割り当てられる。

なお、第４図の実施例では、単位メモリ集積面ｉＵＭ３
．０Ｍ６及びＵＭ９において比較的多数の不良ワード線
が検出され、またワード線Ｗ４゜Ｗ８及びＷｌ２に対応
するロウアドレスにおいて比較的多数の不良デバイスが
検出されていることに注目されたい。

この実施例のメモリュニン）ＭＵでは、上記第１の冗長
素子すなわち各単位メモリ集積回路の冗長ワード１ＩＡ
ＷｒＯ及びＷｒｌならびに上記第２の冗長素子すなわち
冗長メモリ策積回路ＲＭａ及びＲＭｂの各ワード線が、
特に制限されないが、メモリユニットＭＵの各アドレス
からみた単位メモリ集積回路の有効率すなわち使用可能
な単位メモリ集積回路の数が１６個となるように、言い
換えるならば欠７５敗済によってすべての単位メモリ集
ｇ１回路のすべてのアドレスが有効となるように、無駄
なく割り当てられる。すなわち、（１１まず、各単位メモリ集積回路の冗長ワード線Ｗｒ
Ｏ及びＷｒｌを有効に活用するため、欠陥が検出された
ワード線が２本以下である単位メモリ集積回路、例えば
単位メモリ集積回路ＵＭＩ、ＵＭ５、ＵＭ７，０Ｍ８．
ＵＭｌｌ及びＵＭ１３において−１その冗長ワード線”
ＮｒＱ及び’ｖＶ　ｒ　ｌを各不良ワード線に順次割り
当てる。

（２）その結果、対応するアドレスにおいて救済されな
い残りの単位メモリ！！積回路が２個以下となった冗長
メモリ集積回路ＲＭ　ａ及びＲＭｂのワード線１例えば
ＷＯ，Ｗｌ、＋／／６．Ｗ７．Ｗ９．Ｗ１４及びＷｌ５
を、対応するアドレスの不良デバイスに順次割り当てる
。

（３）次に、上記（１）項及び（２）項の欠陥救済によ
り救済されずに残された不良ワード線が２本以下となっ
た単位メモリ策積回路、例えば単位メモリ集積回路ＵＭ
１５において、その冗長ワード線ＷｒＯ及びＷｒｌを各
不良ワード線に順次割り当てる。

（４）その結果、対応するアドレスにおいて残された不
良デバイスが２ｆ′ｇＡ以下となった冗長メモリ集積回
路ＲＭ　ａ及びＲＭｂのワード線（第４図の場合、該当
するワード線はない）を、対応するアドレスの不良デバ
イスに順次割り当てる。

（５）上記（３）項及び（４）項の欠陥救済を、該当す
る単位メモリ集積回路又はロウアドレスがな（なるまで
繰り返す。

（６）残された各単位メモリ！！積回路の冗長ワード線
ＷｒＯ及びＷｒｌを、侍に救済されない不良デバイスの
個数が多いロウアドレスに対応するワード線、例えばワ
ード線Ｗ４．Ｗ８及びＷｌ２等に優先的にかつ試行錯誤
的に割り当てる。

（７）その結果、上記（３］項以下の欠陥救済を、不良
ワード線がなくなるまで繰り返す。

第４図から明らかなように、上記（１）項ないしく９項
の欠陥救済処理を実施することにより、特に単位メモリ
集積回路ＵＭ３．ＵＭ６及びＵＭ９等において、不良ワ
ード線数が各単位メモリ集積回路自身の冗長ワード線数
を超え、またワード線Ｗ４゜Ｗ８及びＷ１２に対応する
アドレスにおいて、不良デバイス数が冗長メモリ集積回
路のワード線数を超えているにもかかわらず、冗長ワー
ド線及び冗長メモリ集積回路が無駄なく割り当てられ、
結果的に単位メモリ集稍回路ＵＭＯ〜ＵＭ１５のすべて
のワード線ＷＯ〜Ｗ１５が有効とされる。これにより、
メモリユニットＭＵとしての実装密度ならびに製品歩留
りが高められ、その低コスト化が図られるものとなる。

以上のように、この実施例のメモリユニットＭＵは、い
わゆるウェハスケールメモリとされ、１ｉｌｌのウェハ
上に形成される多数の単位メモリ集積回路を含む、この
実施例において、各単位メモリ集積回路には、それぞれ
任意のアドレスに割り当て可能な第１の冗長素子すなわ
ち冗長ワード線ＷｒＯ及びＷｒｌが設けられ、また単位
メモリ集積回路の各アドレスに対応して、任意の単位メ
モリ集積回路の対応するアドレスに割り当て可能な第２
の冗長素子の集合体すなわち冗長メモリ集積回路ＲＭａ
及びＲＭｂが設けられる。これらの冗長素子は、所定の
アルゴリズムに従って、各ロウアドレスにおける単位メ
モリ集積回路の有効率が所定値以上となるように割り当
てられる。その結果、このＩＪＩ例のメモリユニットＭ
Ｕでは、単位メモリ集積回路あたりの不良発生数がそれ
ぞれの冗長ワード線数を超え、またロウアドレスあたり
の不良発生数が冗長メモリ集積回路のワード線数をＬえ
ているにもかかわらず、すべてのロウアドレスの有効率
を平均化し、正常と判定されるすべての素子を有効に活
用することができる。これにより、メモリユニットＭＵ
の製品歩留りならびに実装密度が高められ、その低コス
ト化が推進されるものである。

以上の本実施例に示されるように、この発明をウェハス
ケールメモリを用いたメモリユニット等の半導体記憶装
置に通用することで、次のような効果が得られる。すな
わち、（１）複数の単位メモリ集積回路を含むウェハスケール
メモリ等に、各単位メモリ集積回路に対応して設けられ
対応する単位メモリ集積回路の任意のアドレスに割り当
て可能な第１の冗長素子と、上記単位メモリ集積回路の
各アドレスに対応して設けられ任意の単位メモリ集積回
路の対応するアドレスに割り当て可能な第２の冗長素子
とを用窓し、上記第１及び第２の冗長素子を、各アドレ
スにおける単位メモリ集積回路の有効率が所定値以上と
なるように割り当てることで、ウェハスケールメモリ等
に搭載されるすべての単位メモリ集積回路の正常な素子
を無駄なく活用できるという効果が得られる。

（２）上記（１）項により、ウェハスケールメモリ等の
各アドレスにおける単位メモリ集積回路の有効率を平均
化し、かつ実質的に高めることができるという効果が得
られる。

（３）上記（１）項及び（２）項により、ウェハスケー
ルメモリ等の製品歩留りならびに実装密度を高めること
ができるという効果が得られる。

（ａ上記（１）項〜（３）項により、多数の単位メモリ
集積回路を含むウェハスケールメモリ等の低コスト化を
推進できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に雨足される
ものではなく、その要旨を逸説しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例に
おいて、冗長メモリ集積回路ＲＭａ及びＲＭｂは、他の
単位メモリ集積回路ＵＭＯ〜ＵＭｓと別途に扱われてい
るが、実質的には各単位メモリ集積回路と同一のもので
あり、ウェハスケールメモリ等に搭載される単位メモリ
集積回路の一部を利用できるものである。

また、この実施例では、各単位メモリ集積回路のワード
線についてのみ欠陥救済を行っているが、相補データ線
についても同様な救済方法を採ることができる。この実
施例では、単位メモリ集積回路ＵＭＯ〜ＵＭｓとは別途
に、メモリ集積回路ＵＭＣ及び冗長制御メモリＲＯＭを
設けているが、例えば、各単位メモリ集積回路及び冗長
メモリ集積回路内にデバイスコードデコーダとＥＦＲＯ
Ｍならびにアドレス比較回路とをそれぞれ設けることで
、メモリ集積回路ＵＭＣ及び冗長制御メモリＲＯＭの機
能を分散させることもよい、この場合、例えば、各単位
メモリ集積回路では、アドレス比較回路の出力に従って
デバイスコードデコーダの出力を選択的に無効とし、同
時に対応する冗長メモリ集積回路のデバイスコードデコ
ーダの出力を選択的に有効とすればよい。

第１ＶｇＪにおいて、冗長制御メモリＲＯＭは、例えば
、書き換え可能な読み出し専用メモリによって構成され
る連想メモリを用いてもよい、また、メモリユニットＭ
Ｕは、同時に複数ピントの記憶データを入出力できるも
のとしてもよい、データ入力バスＤｉｎ及びデータ出力
バスＤｏｕｔは、データバスとして共通化してもよい、
各単位メモリ築稍回路に設けられる冗長ワード線の数な
らびに冗長メモリ集積回路の数は、不良発生率あるいは
最終的に必要とされる単位メモリ集積回路の有効率に対
応して任意の数に設定できる。この場合、第２図のメモ
リ集積回路ＵＭＣは、上記冗長メモリ集積回路の設置数
に対応した数のアドレス比較回路を含む必要がある。第
３図において、メモリアレイＭＡＲＹは、複数のメモリ
マントによって構成されるものであってもよい。この場
合、ＸアドレスデコーダＸＡＤ及びＹアドレスデコーダ
ＹＡＤを、複数のメモリマットにより共有することもよ
い、第４図において、冗長素子の割り当ては、例えば、
アドレス対応の救済を先行させてもよいし、任意のアル
ゴリズムを採ることができる。さらに、第１図に示され
るメモリユニットＭＵのブロック構成や第２図及び第３
図に示されるメモリ集積回路及び単位メモリ集積回路の
ブロック構成ならびにアドレス及び制御信号の組み合わ
せ等、種々の実施形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるウェハスケールメモ
リに通用した場合について説明したが、それに限定され
るものではなく、例えば、マルチチップモジュールやそ
の他の大規模メモリ集積回路等にも通用できる０本発明
は、少なくとも複数の単位メモリ集積回路を含む半導体
記憶装置及びこのような半導体記憶装置を含むディジタ
ル装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、複数の単位メモリ集積回路を含むウェハ
スケールメモリ等に、各単位メモリ集積回路に対応して
設けられ対応する単位メモリ集積回路の任意のアドレス
に割り当て可能な第１の冗長素子と、上記単位メモリ集
積回路の各アドレスに対応して設けられ任意の単位メモ
リ集積回路の対応するアドレスに割り当て可能な第２の
冗長素子とを用意し、上記＠ｌ及び第２の冗長素子を、
各アドレスにおける単位メモリ集積回路の有効率が所定
値以上となるように割り当てることで、ウェハスケール
メモリ等に搭載されるすべての単位メモリ集積回路の正
常な素子を無駄なく活用できる。これにより、複数の単
位メモリ集積回路を含むウェハスケールメモリ等の製品
歩留りならびに実装密度を高め、その低コスト化を推進
できるものである。

【図面の簡単な説明】

第１図は、この発明が通用されたメモリユニットの一実
施例を示すブロック図、第２図は、第１図のメモリユニットのメモリユニット集
積回路の一実施例を示すブロック図、第３図は、第１図
のメモリユニットの単位メモリ集積回路の一実施例を示
すブロック図、第４図は、第１図のメモリユニットの一
実施例を示す冗長割り当て図である。ＭＵ・・・メモリユニット、ＵＭＣ・・・メモリ集積回
路、ＲＯＭ・・・冗長制御メモリ、ＵＭＯ〜ＵＭａ・・
・単位メモリ集積回路、ＲＭａ。ＲＭｂ・・・冗長メモリ集積回路、ＣＰＵ・・・中央処
理装置。ＡＣａ、ＡＣｂ・・・アドレス比較回路、ＤＣＤ・・・
デバイスコードデコーダ、Ｎ０ＣＩ・ノアゲート回路、
ＡＧＩ・・・アンドゲート回路、Ｎ１・・・インバータ
回路。ＭＡＲＹ・・・メモリアレイ、ＣＳＷ・・・カラムスイ
ッチ、ＸＡＤ・・・Ｘアドレスデコーダ、ＹＡＤ・・・
Ｙアドレスデコーダ、ＸＡＢ・・・Ｘアドレスバッファ
、ＹＡＢ・・・Ｙアドレスバッファ、ＲＡＣ・・・冗長
アドレス切り換え回路、Ｉｌｏ・・・データ入出力回路
、ＴＧ・・・タイミング発生回路。

Claims

【特許請求の範囲】１、複数の単位メモリ集積回路と、上記単位メモリ集積
回路に対応して設けられ対応する上記単位メモリ集積回
路の任意のアドレスに割り当て可能な第１の冗長素子と
、上記単位メモリ集積回路の各アドレスに対応して設け
られ任意の上記単位メモリ集積回路の対応するアドレス
に割り当て可能な第２の冗長素子とを具備し、上記第１
及び第２の冗長素子が、各アドレスにおける上記単位メ
モリ集積回路の有効率が所定値以上となるように割り当
てられることを特徴とする半導体記憶装置。２、上記第１の冗長素子は、対応する上記単位メモリ集
積回路内にそれぞれ設けられ、上記第２の冗長素子は、
上記単位メモリ集積回路と同一構成とされる１個又は複
数個の冗長メモリ集積回路を構成するものであって、上
記半導体記憶装置は、さらに、上記第２の冗長素子すな
わち上記冗長メモリ集積回路の各アドレスに割り当てら
れた上記単位メモリ集積回路のデバイスコードを記憶す
る書き込み可能な読み出し専用メモリと、外部から供給
されるデバイスコードと上記読み出し専用メモリの対応
するアドレスから読み出されるデバイスコードとを比較
照合し対応する上記単位メモリ集積回路又は冗長メモリ
集積回路を選択するメモリ制御回路とを含むものである
ことを特徴とする特許請求の範囲第１項記載の半導体記
憶装置。３、上記半導体記憶装置は、ウェハスケールメモリであ
って、上記複数の単位メモリ集積回路及び冗長メモリ集
積回路ならびにメモリ制御回路は、同一のウェハ上に形
成されるものであることを特徴とする特許請求の範囲第
１項又は第２項記載の半導体記憶装置。