JP2007511020A - 双安定リレーを用いてメモリデバイスを選択的に構成するための装置および方法 - Google Patents

Abstract

本発明の開示された実施形態は、選択可能であるメモリ容量を有する半導体メモリ装置を含む。一実施形態では、システムは、入力デバイス、出力デバイス、およびデータ格納デバイスと、デバイスに結合されるプロセッサと、プロセッサに結合されるメモリデバイスと、プロセッサのアドレスバス、制御バス、およびデータバスにおけるラインを、メモリデバイスのアドレスバス、制御バス、およびデータバスにおけるラインに選択的に結合させるために、プロセッサとメモリデバイスとの間に挿入される構成回路とを含む。別の実施形態では、メモリデバイスは、外部デバイスの一つ以上のバスに結合可能であるアレイと、バスをメモリセルアレイに選択的に結合させるために、アレイと外部デバイスのバスとの間の構成回路とを含む。特定の実施形態では、構成回路は、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーなどのような、一つ以上の双安定リレーを含む。

Description

本発明は一般に、半導体メモリデバイスに関する。より詳細には、選択的に再構成され得るメモリデバイスに関する。

半導体メモリデバイスは、相対的に高速のアクセス速度を得ることができ、一般的に低コストであるために、コンピュータシステムの基本的な部分を構成する。特に利点のある半導体メモリデバイスの一つのタイプは、ダイナミックアクセスメモリデバイス（ＤＲＡＭ）であり、メモリアレイ構造におけるメモリセル毎に、単一のトランジスタおよびコンデンサを使用する。このデザインの単純さのために、現在利用可能である任意のメモリデバイスの、ビット単位でのコストが最も低い一方で、相対的に高密度のメモリデバイスの製造が可能になっている。

ＤＲＡＭのようなメモリデバイスは、通常、そのデバイスの能力とみなされる、データ格納取扱能力にしたがって識別される。例えば、１２８メガビットのＤＲＡＭは、ほぼ１億３４００万個のメモリセルを含み、それぞれが、列および行の所定数を有するアレイにおいて、別個の論理状態またはビットを格納することが可能である。実用的なデバイスにおいて、情報は、単一のビット以上を含むアドレス位置に格納され、１２８メガビットのＤＲＡＭは例えば、アドレス毎に４ビットを有する３２メガビットのデバイスとして構成され得、一般に、３２メガビット×４のデバイスと呼ばれる。あるいは、１２８メガビットのＤＲＡＭは、アドレス毎に８ビットを有して構成され得、１６メガビット×８のデバイスを形成し、ならびに、アドレス毎に１６ビットを有して構成され得、８メガビット×１６のデバイスを形成するゆえに、他の構成が可能である。その他の構成もまたよく知られており、所定のサイズのバンクにおいて配置されるメモリアレイを有するＤＲＡＭデバイスを含む。

ＤＲＡＭへのデータの読み出しまたは書き込みのためのアドレス位置を特定するために、デバイスがアドレス入力を受け入れ得るようにアドレスラインが提供される。要求されるアドレスラインの数は、通常、そのデバイスのために選択された特定の構成に依存する。例として再び１２８メガビットのＤＲＡＭデバイスを参照し、そのデバイスが３２メガビット×４のデバイスとして構成される場合、２５アドレスラインが要求される。同様に、デバイスが１６メガビット×８、または８メガビット×１６のデバイスとして構成される場合、要求されるアドレスラインの数は、個々に、２４および２３である。このように、アドレスラインの数は、メモリ構成が変化すると、変化する。付け加えて、デバイスへのデータ入力／出力ラインの数は、選択された構成にも依存する。例えば、×１６の構成の場合、１６のデータ入力／出力ラインが要求され、×８の構成はたった８つのデータ入力／出力ラインを要求する。×４構成はさらに少ない数を要求する。

ＤＲＡＭ製造過程の間、アドレスラインおよびデータ入力／出力ラインは、所望されるあらゆるメモリ構成をサポートするように、ダイ上に形成される。デバイスは次いで、様々な方法によって単一のメモリデバイスに対応するように構成される。最も一般的には、ヒューズは、ダイにおいて形成され、所望されるアドレスラインおよびデータ入力／出力ラインを形成するために選択的に開かれ得る。あるいは、アンチヒューズは、適切なプログラミング電圧が与えられると、ダイにおいて形成され得、所望されるアドレスラインおよびデータ入力／出力ラインを形成する。いずれの場合においても、デバイスは、通常、可能な単一のメモリデバイスの任意の他のものに、さらに再構成され得ない。というのも、その構成過程は不可逆だからである。その結果、アドレスラインおよびデータ入力／出力ラインは、しばしばダイ上に形成されるが、構成されたデバイスにおいては使用され得ない。

前述の構成手順に関連する特定の不利益は、デバイスの試験時に生じる。通常、ダイは、そのダイが完全に使用可能であることを確証するために、多くの製造試験手順を受ける。試験手順の一部の間、所定の試験パターンが選択されたアドレスに書き込まれ、次いで、同じアドレスから読み出される。アドレス位置が、初期に書き込まれた同じパターンを生成するのに失敗した場合、エラーが記録される。同じパターンが検出された場合、そのアドレス位置は有効であると証明され、その試験は、欠陥メモリアドレスが検出されるか、あるいは、試験が欠陥アドレスを検出せずに完了されるまで、継続される。試験がダイ上で実行される場合、その試験は通常、「ワイド（ｗｉｄｅ）」試験フォーマット（それぞれのアドレスのサイズが大きい）に従って進められる。例えば、前記した１２８メガビットのＤＲＡＭデバイスは、ワイド試験の間、１６ビット、または３２ビットのアドレス、あるいはさらに大きいアドレスを有し得る。試験の完了後、ダイは、特定のメモリに構成され、パッケージされ、通常は、ダイの様々な部分とパッケージ上のコンダクタとの間の接続を形成することを含む。

パッケージ手順後、デバイスは追加的な試験を受け、試験は通常、上記した方法において、ダイにおけるアドレス位置を試験することを含む。しかしながら、デバイスはすでに構成されているがゆえに、ワイド試験手順によってメモリアドレスを試験することは、もはや不可能である。というのも、デバイスは、より小さいサイズのアドレスを含むように構成されているからである。従って、「ナロー（ｎａｒｒｏｗ）」試験フォーマットが、アドレス位置の、パッケージ後の試験において使用されなければならない。ナロー試験手順は、ワイド試験手順よりも、多くのアドレス位置を試験しなければならないがゆえに、ナロー試験を使用してパッケージ後の試験を完了するためにはさらに多くの時間が必要とされる。

パッケージされたメモリデバイスはまた、個々のダイ間の適切な相互接続を有する、一つ以上のダイを含み得、相互接続されたダイに、協働してパッケージされたメモリデバイスを形成させ得る。そのパッケージされたメモリデバイスは、個々のダイのメモリ容量の合計を概算するメモリ能力を有する。多数のダイメモリデバイスの例は、２００３年、１月２９日に出願された、米国特許出願番号第１０／３５５，７８１号、ＭＵＬＴＩＰＬＥ ＣＯＮＦＩＧＵＲＡＴＩＯＮ ＭＵＬＴＩＰＬＥ ＣＨＩＰ ＭＥＭＯＲＹ ＤＥＶＩＣＥ ＡＮＤ ＭＥＴＨＯＤと題され、開示されており、それは、共有に係り、ここに援用される。

前述の多数のダイメモリデバイスにおける不利益は、一つ以上の個々のダイが欠損していることを、パッケージ後の試験手順が明らかにし得ることである。ダイは相互接続され、パッケージされ、マークされるために、パッケージ内の他のダイが完全に使用可能であると証明されたとしても、全体のパッケージされたデバイスは通常取り除かれる。

それゆえ、メモリデバイスが選択的に再構成される装置および方法が所望され、メモリダイがパッケージされた後、メモリデバイスが、ワイドフォーマット試験手順に従って試験され得ることが所望される。さらに、多数のダイメモリデバイスに対しての特定の基準にて、パッケージされたデバイスないの使用可能なダイが使用され得るために、選択的再構成可能な、多数のダイメモリデバイスを有することが所望される。

本発明は一般に、選択可能なメモリ容量を有する半導体メモリ装置、およびそのようなデバイスを試験するための方法に関する。本発明の一局面において、コンピュータシステムは、入力デバイス、出力デバイス、およびデータ格納デバイスと、ならびに、アドレス信号、制御信号、およびデータ信号と通信するためのアドレスバス、制御バス、およびデータバスを含む、入力デバイス、出力デバイス、およびデータ格納デバイスに結合されるプロセッサと、ならびに、アドレスバス、データバス、およびコマンドバスを含むプロセッサに結合されるメモリデバイスと、ならびに、プロセッサのアドレスバス、制御バス、およびデータバスにおけるラインを、メモリデバイスのアドレスバス、制御バス、およびデータバスにおけるラインに選択的に結合させるために、プロセッサのアドレスバス、制御バス、およびデータバスのうちの少なくとも一つと、個々に、メモリデバイスのアドレスバス、制御バス、およびデータバスとの間に挿入される構成回路とを含む。

別の局面において、メモリデバイスは、個々に複数のアドレス可能なメモリ位置を有するメモリセルアレイであって、外部デバイスの一つ以上の信号バスに結合可能であるメモリセルアレイと、一つ以上のバスの部分を、メモリセルアレイに選択的に結合させるために、メモリセルアレイと外部デバイスの信号バスとの間に挿入される構成回路とを含む。特定の局面において、構成回路は、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーなどのような、一つ以上の双安定（ｂｉ−ｓｔａｂｌｅ）リレーデバイスを含む。

本発明のさらに別の局面において、選択的に構成可能であるメモリデバイスは、第１のメモリ容量を有する第１のメモリダイと、第２のメモリ容量を有するメモリダイと、第３のメモリ容量を有するメモリデバイスを選択的に得るために、第１のメモリダイと第２のメモリダイのいずれかまたは両方に結合されるように動作可能である構成回路とを含む。

さらなる別の局面において、メモリセルアレイを有するメモリデバイスを試験する方法は、第１の構成を有するアレイの動作可能性を決定するために、メモリセルアレイに第１の試験手順を受けさせることと、デバイスパッケージにおけるメモリデバイスをパッケージすることと、パッケージされたデバイスに第２の試験手順を受けさせることと、第１の構成とは異なる第２の構成を有するために、メモリセルアレイを構成することとを含む。

本発明は一般に、半導体メモリデバイスに関し、より詳細には、マイクロエレクトロメカニカル・システム（ＭＥＭＳ）デバイスによって選択的に再構成され得る半導体メモリデバイスに関する。現在の状況において、ＭＥＭＳは一般に、共通のシリコン基板上にて、機械構成部品とマイクロ電子デバイスとの一体化のことを言い、フォトリソグラフィや化学エッチングプロセスなどの、現在利用可能な、または以下で展開されるマイクロ加工技術を利用する。本発明の特定の実施形態における多くの特定の詳細は、そのような実施形態の完全な理解を提供するために、以下の詳述および図１〜図４において説明される。しかしながら、当業者は、本発明が以下において記載されるいくつかの詳細なしで実施され得ることは理解すべきである。さらに、以下の記載において、様々な実施形態に関連する図面は、任意の特定の、または、関連する物理的な寸法を示すと解釈されないこともまた理解すべきである。それよりもむしろ、実施形態に関連する、特定の、または関連する寸法は、それが叙述されている場合でも、明確にそうであると述べられていない限り、限定されると考えるべきではない。

図１は、本発明の一実施形態に従ったメモリデバイス１０のブロック図である。メモリデバイス１０はメモリセルアレイ１２を含み、メモリセルアレイ１２は、列および行の線（図示されず）によって相互接続される所定の数のメモリセルを含む。メモリセルは論理０または論理１を格納するよう構成され、アレイ１２におけるメモリセルの行が適切にアドレスされる場合、列ラインに沿って、論理状態を通信するように構成される。アレイ１２内のメモリセルは、それゆえ、ＤＲＡＭデバイスにおける既知のコンデンサおよびトランジスタの組み合わせなどの、論理状態を格納することができる任意の様々なデバイスを含み得る。あるいは、メモリセルは、フリップフロップ回路などのような、スタティックランダムアクセスメモリ（ＳＲＡＭ）において使用される、他の双極のデバイスを含み得る。いずれの場合においても、メモリセルアレイ１２はまた、技術的に既知であるように、メモリセルの別個のバンクにおいて配置されるように構成され得る。

メモリデバイス１０はまた、アドレスバス１４を含み、外部回路からメモリセル１０へ、アドレス信号１６を転送するための外部回路（図示されず）に結合される。アドレス信号１６によって、メモリアレイ１２内の所望されるメモリ位置が、読み出し／書き込み動作のために、特定させられる。アドレスバス１４はまた、アドレスデコーダ１８に結合され、アドレスバス１４に沿って転送されるアドレス信号１６をデコードし、デコードされたメモリアドレスは、アレイ１２へ提供され得る。制御バス２０は同様に、外部回路に結合され、デバイス１０の様々な動作局面を制御するために、メモリデバイス１０へ制御信号２２を転送するように構成される。制御信号２２は、例えば、列アドレスストローブ（ＲＡＳ）および行アドレスストローブ（ＣＡＳ）を含み、個々に、列アドレスおよび行アドレスをストローブし、ならびに、アレイ１２へデータを書き込みさせ得る、書き込み許可（ＷＥ）信号を含む。さらに他の制御信号は、デバイス１０のさらなる他の動作局面を制御するように存在し得る。例えば、一つ以上のメモリデバイスが外部回路によって生成されるアドレス信号、制御信号、およびデータ信号に結合される場合、チップ選択（ＣＳ）信号は、アクセスのための特定のメモリデバイスを選択するために使用され得る。クロック信号（ＣＬＫ）もまた、デバイス１０内において、動作のタイミングを制御するために存在し得る。制御バス２０は、コマンドデコーダ２４に結合され、アレイ１２へ転送されるコマンド信号２２をデコードする。最後に、データバスはまた外部回路に結合され、デバイス１０から外部回路へ、データ信号２６を転送し、または同様に、外部回路からデバイス１０へデータ信号２６を転送する。読み出し／書き込み回路２８はまた、アレイ１２へデータ信号２６を転送するために、バス２４に結合される。

さらに図１を参照すると、メモリデバイス１０は、アドレスバス１４に結合されるアドレス構成回路３０を含む。アドレス構成回路３０は少なくとも一つの双安定リレー３２を含み、バス１４内において、選択された単一のアドレスラインに結合される。双安定リレー３２は、ＭＥＭＳ双安定リレーから構成され得、選択されたアドレスラインに沿って転送された信号が外部回路からアドレスデコーダ１８へ通信され得る閉じた状態、および、選択されたラインに沿って通信される信号の通信を遮断する開いた状態を有する。ＭＥＭＳ双安定リレーが適切なソースによってエネルギーを加えられた場合、ＭＥＭＳ双安定リレーは閉じた状態または開いた状態のいずれかの状態で構成され得、さらに、ソースがＭＥＭＳ双安定リレーから切り離されても、その選択された状態を保持（またはラッチ）することが可能である。従って、アドレス構成回路３０は構成制御ライン３４に結合され、構成制御ライン３４は、所望されるように、双安定リレー３２を、閉じた状態または開いた状態にするために、外部回路から構成制御信号３６を受信する。特定の実施形態において、双安定リレー３２は、ほぼ０．５ボルトからほぼ１５０ボルトの電圧を構成制御ライン３４に加えることによって、静電気的にアクチュエートされるＭＥＭＳ双安定リレーである。適切なＭＥＭＳ双安定リレーデバイスは、Ｇｏｍｍらによる、Ｊ．Ｍｉｃｒｏｍｅｃｈ． Ｍｉｃｒｏｅｎｇ． １２（２００２）、１〜８ページにおける、Ｉｎ Ｐｌａｎｅ Ｌｉｎｅａｒ Ｄｉｓｐｌａｃｅｍｅｎｔ Ｂｉｓｔａｂｌｅ Ｒｅｌａｙ、ならびに、Ｊ．Ｋｉｍらによる、Ｐｒｏｃ．４６^ｔｈ Ａｎｎｕａｌ Ｉｎｔ． Ｒｅｌａｙ Ｃｏｎｆ．；１９−１〜１９−８ページ（１９９８年４月）における、Ｍｅｒｃｕｒｙ Ｃｏｎｔａｃｔ Ｍｉｃｒｏｍｅｃｈａｎｉｃａｌ Ｒｅｌａｙｓにおいて、詳細に記載されており、ここに援用される。

メモリデバイス１０はまた、データバス２４に結合されるデータ構成回路３８を含む。回路３８は同様に、少なくとも一つの双安定リレー３２を含み、バス２４における選択された単一のデータラインに結合される。データ構成回路３８はまた、構成制御ライン３４に結合され、構成制御信号３６は、双安定リレー３２を閉じた状態または開いた状態のいずれかの状態にし得るが、通常は、回路３０におけるアドレスラインの選択に対応する。例えば、単一の追加的なアドレスラインが、回路３０における特定の双安定リレー３２を閉じることによって選択された場合、回路３８において、それに対応する数のデータラインは半分にされ、その結果、回路３８における双安定リレー３２が開かれる。

メモリデバイス１０はまた、制御バス２０に結合される制御構成回路４０を含み得る。回路４０はまた、少なくとも一つの双安定リレー３２を含み、制御信号２２の選択された部分をデバイス１０へ結合させる。例えば、メモリデバイス１０が同期型ＤＲＡＭ（ＳＤＲＡＭ）である場合、ＣＬＫ信号はデバイス１０内にて、動作を適切に同期するように要求される。しかしながら、他のメモリデバイスにおいては、ＣＬＫ信号は要求され得ない。

動作において、デバイス１０は、アレイ１２に格納されたデータを読み出し得、以下の方法において、外部回路へデータを提供し得る。所望されるアドレスに対応するアドレス信号１６は、アドレスバス１４へ提供される。制御信号２２はまた、読み出し動作を制御するために、制御バス２０へ提供される。アドレスデコーダ１８はアレイ１２へデコードされたアドレスを提供する一方で、コマンドデコーダ２４は、制御バス２０上にて制御信号をデコードし、そのデコードされた制御信号をアレイ１２に転送する。デコードされた信号はアレイ１２を制御し、アレイ１２はデータを、読み出し／書き込み回路２８に提供する。読み出し／書き込み回路２８は次いで、このデータをデータバス２４に提供し、次いで、そのデータは外部回路へ転送され得る。データがデバイス１０に書き込まれる場合、アドレス信号および制御信号は、外部回路によって、アドレスバス１４および制御バス２０に再度提供される。付け加えて、データ信号２６は、外部回路によってデータバス２４へ提供される。再度、アドレスデコーダ１８は、アドレスバス１４上にてアドレスをデコードし、そのデコードされたデータをアレイ１２へ提供する。読み出し／書き込み回路２８は次いで、コマンドデコーダ２４から受信された、そのデコードされた制御信号の制御下において、データバス２４からアレイ１２へ、データを転送する。

データ構成回路３８、アドレス構成回路３０、および制御構成回路４０は、メモリデバイス１０内の別個のユニットとして図１において示されるが、前述は単一の機能的ユニットに組み込まれ得、そのユニットは、構成制御信号３６が適用された場合、外部回路とデバイス１０との間の、アドレスライン、データライン、および制御ラインを選択的に結合および切り離すことは理解されたい。また、構成制御信号３６の適用は、閉じた状態において、選択された双安定リレー３２をラッチし得、その一方で、同時に、他の双安定リレー３２をラッチすることは理解されたい。構成制御信号３６は、単にアドレス入力ラインおよびデータ入力ラインに結合される双安定リレー３２に向けられ得ることはさらに理解されたい。あるいは、構成制御信号３６は、単に、アドレス入力ラインおよびデータ入力ラインに結合される双安定リレー３２に向けられ得る。最後に、一つ以上の単一の構成制御信号３６は、個々に、データ構成回路３８、アドレス構成回路３０、および制御構成回路４０を制御するために、別個のライン３４上のデバイス１０に適合され得る。

前述の実施形態は、アドレスラインおよびデータラインに、一つ以上の双安定リレー３２を用いて選択的にメモリデバイス１０を結合および切り離させ得る。双安定リレー３２は、利点として、一度アクチュエートされると、選択された状態を維持し、その選択された状態を維持するために一定のエネルギー源への接続を要求しない。従って、前述の実施形態は、従来技術のデバイスよりも重要な利点を有する。例えば、双安定リレーの選択された状態は、任意のエネルギー源への接続とは独立して維持されるゆえ、その状態は、メモリデバイスへの電力が遮断された場合であっても失われない。さらに、アドレス構成回路および／またはデータ構成回路のいずれかへの適切な構成信号の適用を介して、双安定リレー３２の選択された状態は可逆可能である。反対に、ヒューズおよびアンチヒューズなどのような様々な従来技術のデバイスは、メモリデバイス１０の構成を不可逆的に変更してしまう。この所望される特性は様々な利点を有し、他の実施形態に関連したより詳細な記載において説明される。特に、製造試験手順の間の様々な時点にて、メモリデバイスの構成を変更する性能は、以下で詳細に検討されるように、特に利点を有するものである。

図２は、本発明の別の実施形態に従い、図１のメモリデバイスを試験する方法５０を図示するフロー図である。図１に示されるように、メモリデバイス１０のメモリアレイ１２は、通常、アレイ１２を含む任意のセルが欠損しているかどうかを決定するための製造試験手順を受ける。通常は、１および０の、事前に選択された組み合わせからなる試験パターンは、アレイ１２内のアドレスに書き込まれ、続いてアドレスから読み出され、任意の欠陥セルがアドレス内に存在するかどうかを決定するための適用された試験パターンと比較される。一般には、ワイドフォーマット試験パターンが使用され得るように、メモリデバイスはダイ型における場合、前述の試験手順を受ける。ワイドフォーマット試験において、デバイス１０のアドレス幅は、ステップ５２に示されるように、アレイ１２における相対的に多くのメモリセルの数が同時に試験されることが可能である程度に多い数にて維持される。アレイ１２を含むセルが良い試験結果ではない場合、または、デバイス１０における他の欠陥が検出された場合、ダイは、ステップ５４に示されるように、拒否されるか受け入れられるかのいずれかである。この点において、ステップ５６に示されるように、ダイの代替的な構成に関する決定がなされ得る。例えば、ダイが前述のメモリセルパターン試験を失敗する場合、ならびに、技術的に知られているように、欠陥の行を置換するために、メモリデバイス１０における余分な行を選択することなどのような他の修復方法が欠陥を修正することに失敗する場合、デバイスのメモリ容量は、デバイスからアレイの欠陥部分を切り離すことによって、低下し得る。その結果、欠陥のメモリダイは、低いメモリ容量を有するデバイスとして構成されパッケージされ得るが、それは他の代替の適用には十分適切であり得る。

ステップ５４において、ダイが良い試験結果であるか、またはダイが、許容可能および販売可能な型に構成され得ることが決定された場合、ダイはパッケージのステップ５８に進み得る。このステップの間、ダイは、ＴＳＯＰ（ｓｍａｌｌ ｔｈｉｎ ｏｕｔｌｉｎｅ ｐａｃｋａｇｅ）または別の適切なパッケージなどの、適切なパッケージ内に配置され、ダイ上のボンドパッドとパッケージ上のピンとの間の適切な相互接続が形成される。パッケージされたデバイスは次いで、ステップ６０にて第２のテスト手順に進み、メモリアレイ１２内にて試験手順に様々なアドレスを割り当てることによって欠陥セルのために、アレイ１２を再び試験する。通常は、パッケージ手順の間、デバイスは、第２の試験手順の実施に先立って、その最終型に構成され（例えば、ダイ上に形成されたヒューズを開くことによって、または、ダイ上のアンチヒューズをプログラムすることによって、あるいは、ボンドワイヤがダイに取り付けられる方法によって）、パッケージされたデバイスは、パッケージのステップの間に適合されたデバイス構成に従って試験されなければならない。しかしながら、前述したように、メモリデバイス１０（図１において示されるように）の双安定リレー３２は、適切な構成制御信号をパッケージされたデバイスに適用することによって、選択的に開閉し得る。パッケージされたデバイスは、それゆえ、ステップ５２において用いられたワイドフォーマット手順に従い、好都合に試験され得、その結果、メモリデバイス１０におけるアレイ１２を試験するのに要求される時間を減らし得る。

さらに図２を参照し、ステップ６０において欠陥がパッケージされたデバイスにおいて検出された場合、パッケージされたデバイスが販売可能な型に構成可能かどうかを決定するために、別の診断がなされ得る。例えば、メモリ容量はデバイスのためにさらに削減されると、分離され、ステップ６０において首尾良く試験したメモリ容量以上を要求しない適用に適していると、適切に識別され得る。パッケージされたデバイスがステップ６０において行われた試験を首尾良くパスすると、次いで、ステップ６４にて、適切な構成制御信号をパッケージされたデバイスに適用することによって、所望されるデバイスに再構成される。

前述の手順によってメモリデバイスを、製造試験手順の間に好都合に構成させることが可能であり、デバイス内のアレイは最適な方法において試験され得る。特に、パッケージされたデバイスにワイドフォーマット試験手順を受けさせる性能は特に利点があり、というのも、完全にアレイを試験するのに必要とされる時間は大幅に削減されるからである。さらに他の利点が存在する。例えば、ステップ５２およびステップ６０における試験手順を首尾良くパスできないデバイスは、良いと証明されたメモリ性能を活用するために、そのデバイスを構成することによって他の製造への適用に合うように適合され得る。

図３は、本発明のさらに別の実施形態に従った、メモリデバイス８０のブロック図である。メモリデバイス８０は、パッケージ８４内に配置された対のメモリダイ８２を含む。メモリダイ８２はパッケージ８４内にて相互接続され、ダイ８２のメモリ容量のほぼ合計であるメモリ容量を有するメモリデバイスを協働して形成する。例えば、ダイ８２が１２８メガビットのＤＲＡＭのダイである場合、デバイス８０のメモリ容量は、ほぼ２５６メガビットである。メモリデバイス８０はまた、アドレス信号をデバイス８０に転送するために、パッケージ８４上に配置された複数のアドレスピン８６を含む。同様に、データ入力／出力ピン８８および複数の制御ピン９０がパッケージ８４上に配置され、データをデバイス８０に転送させ、およびデータをデバイス８０から転送させ、ならびに、デバイス８０に、デバイス８０と結合される外部回路によって制御させ得る。対のメモリダイ８２が図３において示されるが、二つ以上のメモリダイがパッケージ８４内に配置され得ることは理解されたい。

さらに図３を参照し、デバイス８０は、アドレスピン８６、データ入力／出力ピン８８、および制御ピン９０をメモリダイ８２に結合させる、構成回路９２を含む。構成回路９２は、複数の双安定リレー（図３には示されず）を含み、パッケージ８４上に配置される一つ以上の構成ピン９４を介して、外部回路から構成回路９２への適切な信号を転送することによって、選択的に開閉され得る。特定の実施形態において、双安定リレーは、他の実施形態に関連して記載されるように、同様の機能を実行するバイステーブルのＭＥＭＳデバイスまたは任意の他のデバイスを含み得る。構成回路９２は、メモリダイ８２から空間的に離れているパッケージ８４内における別個のユニットとして示されるが、当業者は、構成回路９２がメモリダイ８２内に組み込まれ得ることは容易に理解されよう。

前述の実施形態は、好都合にも、パッケージされたデバイス内のメモリダイが試験の間に拒否された場合、パッケージされたデバイスを再利用させ得る。例えば、パッケージされたデバイスが、一対の１２８メガビットのダイからなる２５６メガビットのデバイスである場合、ダイのうちの一つが良い試験結果となることを失敗すると、パッケージされたデバイスは、一つの１２８メガビットのデバイスのみとして構成され得、適切にそのようにマークされる。前述の実施形態は、さらに他の利点を有する。例えば、在庫制御に関連するコストは、在庫目録において維持された異なる物品が増加するにつれて、増加することは良く知られている。なぜならば、前述の実施形態は、メモリのサイズにおいて柔軟性を許容し、通常は、より少ないパッケージされたデバイスが在庫目録を維持するために必要とされるからである。というのも、最終消費者は、消費者の要求に従ってデバイスを構成することが可能であるからである。さらに、前述の実施形態において、メモリサイズにおける柔軟性により、特定の構成を有するメモリデバイスの対して、突然または予期せぬ要求に応じるために、製造者に迅速にメモリデバイスを再構成させることが可能である。例えば、同一の構造を有するデバイスは在庫目録に維持され得、１２８メガビット×４のメモリデバイス、６４メガビット×８のメモリデバイス、３２メガビット×１６のメモリデバイスなどの要求を満たすように選択的に構成され得る。

図４は、本発明のさらなる別の実施形態に従ったコンピュータシステム１００のブロック図である。コンピュータシステム１００は、本発明の様々な実施形態に関連において開示されるように、双安定リレーデバイスを用いて構成される、メモリデバイス１１０を含む。コンピュータシステム１００は、プロセッサ１０２を含み、プロセッサ１０２は、特定の計算を実行するための特定のソフトウェアを実行するなどのような、様々なコンピュータ機能を実行する。プロセッサ１０２はまた、システム１００の動作に関連される様々な制御動作を実行し得る。コンピュータシステム１００はまた、キーボードやマウスなどのような一つ以上の入力デバイス１０４を含み得、それらは、システム１００のオペレータにシステム１００と通信させ得るためのプロセッサ１０２に結合される。通常、コンピュータシステム１００はまた、一つ以上の出力デバイス１０６を含み、プロセッサ１０２に結合される。出力デバイス１０６は、プリンタまたは視覚的な表示デバイスを含み得る。一つ以上のデータ格納デバイス１０８はまた、通常、データを格納するために、プロセッサ１０２に結合されるか、または、外部データ格納デバイスから他のデータを引き出すために、プロセッサ１０２に結合される。例えば、データ格納デバイス１０８は、ハードディスクおよび／またはフロッピー（登録商標）ディスク、カセットテープ、および読み出し専用コンパクトディスクメモリ（ＣＤ−ＲＯＭ）などを含み得る。プロセッサ１０２は、通常、データをデバイス１１０から書き出させ、および／または読み出させるために、制御バス、データバス、およびアドレスバスを介して、メモリデバイス１１０に結合される。

前述から、本発明の特定の実施形態が図示のためにここで記載されているが、様々な修正が、本発明の趣旨および範囲から逸れることなくなされ得ることは理解されるべきである。例えば、本発明の一実施形態の状況において示される所定の特性は、他の実施形態においても援用され得る。従って、本発明は、前述の実施形態の記載によって限定されるものではなく、上記の請求項によってのみ限定されるものである。

本発明の一実施形態に従ったメモリデバイスのブロック図である。 本発明の別の実施形態に従い、メモリデバイスを試験する方法を例示するフロー図である。 本発明のさらに別の実施形態に従ったメモリデバイスのブロック図である。 本発明のさらなる別の実施形態に従ったコンピュータシステムのブロック図である。

Claims (37)

1. コンピュータシステムであって、
   入力デバイスと、
   出力デバイスと、
   データ格納デバイスと、
   該入力デバイス、該出力デバイス、および該データ格納デバイスに結合されたプロセッサであって、該プロセッサが、アドレス信号、制御信号、およびデータ信号を通信するために、アドレスバス、制御バス、およびデータバスを含む、プロセッサと、
   該プロセッサに結合されるメモリデバイスであって、該メモリデバイスが、複数のアドレスバス、複数のデータバス、および複数のコマンドバスを含む、メモリデバイスと、
   該プロセッサの該アドレスバス、該制御バス、および該データバスのうちの少なくとも一つにおけるラインを、該メモリデバイスの該アドレスバス、該制御バス、および該データバスのうちの少なくとも一つにおけるラインに選択的に結合させるために、該プロセッサの、該アドレスバス、該制御バス、および該データバスのうちの少なくとも一つと、該メモリデバイスの、該個々のアドレスバス、該制御バス、および該データバスとの間に挿入される構成回路と
   を備える、コンピュータシステム。
2. 前記構成回路が少なくとも一つの双安定リレーデバイスを備える、請求項１に記載のコンピュータシステム。
3. 前記構成回路が、前記プロセッサの前記アドレスバス、前記制御バス、および前記データバスにおけるラインを、前記メモリデバイスの前記アドレスバス、前記制御バス、および前記データバスに選択的に結合させるために、該メモリデバイス内に形成された、一つ以上のマイクロエレクトロメカニカル・システム（ＭＥＭＳ）のリレーを備える、請求項１に記載のコンピュータシステム。
4. 前記構成回路が、前記メモリデバイスにおける、アドレスデコーダ、コマンドデコーダ、および読み出し／書き込み回路のうちの少なくとも一つに結合されている、請求項１に記載のコンピュータシステム。
5. 前記構成回路が、前記プロセッサの前記アドレスバスと前記メモリデバイスの前記アドレスバスとの間に挿入される、アドレス構成回路を備え、さらに、該構成回路が、該プロセッサの該データバスと該メモリデバイスと該データバスとの間に挿入される、データ構成回路を含む、請求項１に記載のコンピュータシステム。
6. 前記アドレス構成回路および前記構成回路が、構成制御ラインに結合される、請求項５に記載のコンピュータシステム。
7. 前記構成回路が、前記プロセッサの前記制御バスと前記メモリデバイスの前記制御バスとの間に挿入される制御構成回路を備える、請求項１に記載のコンピュータシステム。
8. 前記制御構成回路が、構成制御ラインに結合される、請求項７に記載のコンピュータシステム。
9. 前記メモリデバイスが一つより多いメモリダイを備え、該メモリダイの少なくとも一つに前記プロセッサを選択的に結合させるために、前記構成回路が、該プロセッサと該一つより多いメモリダイとの間に挿入される、請求項１に記載のコンピュータシステム。
10. 前記メモリデバイスがＤＲＡＭメモリデバイスを備える、請求項１に記載の今コンピュータシステム。
11. 前記メモリデバイスがＳＲＡＭメモリデバイスを備える、請求項１に記載のコンピュータシステム。
12. 前記メモリデバイスが非揮発性メモリデバイスを備える、請求項１に記載のコンピュータシステム。
13. 前記メモリデバイスがフラッシュメモリデバイスを備える、請求項１に記載のコンピュータシステム。
14. 複数の個々のアドレス可能なメモリ位置を有するメモリセルアレイであって、該メモリセルアレイが、外部デバイスの一つ以上の信号バスに結合可能である、メモリセルアレイと、
    該一つ以上のバスの部分を該メモリセルアレイに選択的に結合させるために、該メモリセルアレイと該外部デバイスの該一つ以上の信号バスとの間に挿入される構成回路と
    を備える、メモリデバイス。
15. 前記構成回路が、少なくとも一つの双安定リレーデバイスを備える、請求項１４に記載のメモリデバイス。
16. 前記一つ以上のバスの部分を前記メモリセルアレイに選択的に結合させるために、前記構成回路が、一つ以上のマイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーを備える、請求項１４に記載のメモリデバイス。
17. 前記一つ以上のバスが複数の別個の信号ラインを備え、さらに、前記ＭＥＭＳリレーが、該信号ラインを前記メモリセルアレイに選択的に結合させる、請求項１６に記載のメモリデバイス。
18. 選択されたメモリアドレス位置を、前記外部デバイスの対応するバスから前記メモリセルアレイへ転送するための、該メモリセルアレイに結合されたアドレスバスと、
    データを、前記外部デバイスの対応するバスから、該メモリセルアレイにおける該選択されたメモリアドレス位置へ転送するための、該メモリセルアレイに結合されたデータバスと、
    該アドレスバスにおける一つ以上の信号ラインを該メモリセルアレイに選択的に結合させる、該アドレスバスに結合されたアドレス構成回路と、
    該データバスにおける一つ以上の信号ラインを該メモリセルアレイに選択的に結合させる、該該データバスに結合されたデータ構成回路と
    をさらに備える、請求項１４に記載のメモリデバイス。
19. 前記アドレスバスがさらにアドレスデコーダを備え、前記データバスがさらに読み出し／書き込みデコーダを備える、請求項１８に記載のメモリデバイス。
20. 選択された制御信号を、前記外部デバイスの対応するバスから前記メモリセルアレイへ転送するための、該メモリセルアレイに結合された制御バスと、
    該制御バスにおける一つ以上の信号ラインを該メモリセルアレイに選択的に結合させる、該制御バスに結合された制御構成回路と
    をさらに備える、請求項１８に記載のメモリデバイス。
21. 前記制御バスがさらにコマンドデコーダを備える、請求項２０に記載のメモリデバイス。
22. 選択的に構成可能であるメモリデバイスであって、該メモリデバイスは、
    第１のメモリ容量を有する第１のメモリダイと、
    第２のメモリ容量を有する第２のメモリダイと、
    第３のメモリ容量を有するメモリデバイスを選択的に得るために、該第１のメモリダイと該第２のメモリダイのいずれかまたは両方を、外部回路に結合させるように動作可能である、構成回路と
    を備える、選択的に構成可能であるメモリデバイス。
23. 前記第１のメモリ容量が前記第２のメモリ容量とほぼ等しく、前記第３のメモリ容量が該第１のメモリ容量と該第２のメモリ容量との合計とほぼ等しい、請求項２２に記載の選択的に構成可能であるメモリデバイス。
24. 前記第３のメモリ容量が、前記第１のメモリ容量および前記第２のメモリ容量のうちの一つとほぼ等しい、請求項２２に記載の選択的に構成可能であるメモリデバイス。
25. 前記構成回路が、外部回路からの信号を前記メモリデバイスに結合させるために、複数の信号ピンにさらに結合させる、請求項２２に記載の選択的に構成可能であるメモリデバイス。
26. 前記構成回路が、少なくとも一つの双安定リレーデバイスを含む、請求項２２に記載の選択的に構成可能であるメモリデバイス。
27. 前記構成回路が、前記第１のメモリダイと前記第２のメモリダイとのいずれかまたは両方を、外部回路に結合させるように動作可能である、一つ以上のマイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーを備える、請求項２２に記載の選択的に構成可能であるメモリデバイス。
28. 第４のメモリ容量を有する第３のメモリダイをさらに備える、請求項２２に記載の選択的に構成可能であるメモリデバイス。
29. メモリセルアレイを有するメモリデバイスを試験する方法であって、該方法は、
    該デバイスの動作可能性を決定するために、該メモリデバイスに第１の試験手順を受けさせることであって、該メモリデバイスが第１の構成を有する、ことと、
    デバイスパッケージ内において、該メモリデバイスをパッケージすることと、
    該第１の構成とは異なる第２の構成を有する該メモリデバイスを構成することと、
    該メモリデバイスを第２の構成に構成した後、該メモリデバイスの動作可能性を確証するために、該パッケージされたデバイスに第２の試験手順を受けさせることと
    を包含する、メモリセルアレイを有するメモリデバイスを試験する方法。
30. 前記第１および前記第２の試験手順が、前記メモリデバイスの前記メモリセルアレイを試験する、請求項２９に記載の方法。
31. 前記第１および前記第２の試験手順が、ワイド試験手順である、請求項２９に記載の方法。
32. 前記メモリデバイスをパッケージすることが、前記メモリデバイスを、パッケージに結合された複数のピンに接続することをさらに包含する、請求項２９に記載の方法。
33. 前記メモリデバイスが前記メモリアレイに結合される構成回路を含み、
    該メモリセルアレイを構成することが、前記第１のメモリ構成から前記第２のメモリ構成へ該メモリデバイスを変換するために、構成信号を該構成回路に適用することをさらに包含する、請求項３２に記載の方法。
34. 構成信号を前記構成回路に適用することが、該構成回路内にて少なくとも一つの双安定リレーデバイスにおける状態を決定することをさらに包含する、請求項３３に記載の方法。
35. 構成信号を前記構成回路に適用することが、該構成回路内にて少なくとも一つのマイクロエレクトロメカニカル・システム（ＭＥＭＳ）リレーにおける位置を変更することをさらに包含する、請求項３３に記載の方法。
36. 前記第２の試験手順の後、所望されるメモリ構成を確立することをさらに包含する、請求項２９に記載の方法。
37. 前記メモリデバイスが第１のメモリ容量を含み、
    該メモリデバイスに第１の試験手順を受けさせることが、前記メモリセルアレイの動作可能性を決定し、該メモリセルアレイが部分的に動作可能である場合に、該第１のメモリ容量よりも少ない第２のメモリ容量を有するように該メモリデバイスを再構成することをさらに包含する、請求項２９に記載の方法。

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