KR20060076778A - 쌍안정 릴레이를 사용하는 메모리 장치를 선택적으로구성하기 위한 장치 및 방법 - Google Patents

쌍안정 릴레이를 사용하는 메모리 장치를 선택적으로구성하기 위한 장치 및 방법 Download PDF

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Abstract

본 발명의 개시된 실시예들은 선택 가능한 메모리 용량을 가진 반도체 메모리 장치를 포함한다. 일 실시예에서, 시스템은 입력, 출력 및 데이터 저장 장치들, 상기 장치들에 결합된 프로세서, 프로세서에 결합된 메모리 장치, 및 메모리 장치의 어드레스, 제어 및 데이터 버스들의 라인들에 프로세서의 어드레스, 제어 및 데이터 버스들의 라인들을 선택적으로 결합하기 위하여 프로세서와 메모리 장치 사이에 삽입된 구성 회로를 포함한다. 다른 실시예에서, 메모리 장치는 외부 장치의 하나 이상의 버스들에 결합할 수 있는 어레이, 및 상기 버스들을 메모리 셀 어레이에 선택적으로 결합하기 위한 어레이와 외부 장치의 버스들 사이의 구성 회로를 포함한다. 특정 실시예에서, 구성 회로는 마이크로 전기 기계적 시스템(MEMS) 릴레이들과 같은 하나 이상의 쌍안정 릴레이들을 포함한다.
쌍안정 릴레이, 버스, 프로세서, 메모리 장치

Description

쌍안정 릴레이를 사용하는 메모리 장치를 선택적으로 구성하기 위한 장치 및 방법{Apparatus and method for selectively configuring a memory device using a bi-stable relay}
본 발명은 일반적으로 반도체 메모리 장치들에 관한 것이고, 특히 선택적으로 재구성될 수 있는 메모리 장치들에 관한 것이다.
반도체 메모리 장치들은 상기 장치들의 비교적 고속 액세스 및 일반적으로 저비용으로 인해 컴퓨터 시스템의 필수 부분을 구성한다. 특히 유익한 한가지 형태의 반도체 메모리 장치는 메모리 어레이 구조에서 메모리 셀당 하나의 트랜지스터 및 캐패시터를 사용하는, 다이나믹 랜덤 액세스 메모리 장치(DRAM)이다. 이런 디자인의 간략성은 현재 이용할 수 있는 어떤 메모리 장치에서도 비트당 가장 낮은 비용을 제공하면서 비교적 고집적인 메모리 장치들을 제조할 수 있게 한다.
DRAM 같은 메모리 장치들은 일반적으로 장치의 용량이라 불리는 데이터 저장 처리 용량에 따라 가장 일반적으로 식별된다. 예를들어, 128 메가비트 DRAM 장치는, 미리 결정된 수의 로우들 및 컬럼들을 갖는 어레이에서 대략 1억 3천 4백만 메모리 셀들을 포함하고, 상기 셀들 각각은 이산 논리 상태, 또는 비트를 저장할 수 있다. 실제 장치들에서, 정보는, 예를들어 32Mb×4 장치라 일반적으로 불리는 어 드레스당 4 비트를 가진 32Mb 장치로 128Mb DRAM이 구성될 수 있도록, 하나 이상의 단일 비트를 포함하는 어드레스 위치들에 저장된다. 선택적으로, 다른 구성들이 가능한데, 그 이유는 128Mb DRAM이 각각 16Mb×8 또는 8Mb×16 장치들을 형성하도록 어드레스당 8 또는 16 비트들로 또한 구성될 수 있기 때문이다. 다른 구성들도 알려져 있고, 미리 결정된 크기의 뱅크들에 배열된 메모리 어레이들을 가진 DRAM 장치들을 포함한다.
DRAM에 데이터의 판독 또는 기록을 위한 어드레스 위치를 지정하기 위하여, 어드레스 라인들이 상기 장치가 어드레스 입력들을 허용할 수 있도록 제공된다. 요구된 어드레스 라인들의 수는 일반적으로 장치를 위하여 선택된 특정 구성에 따른다. 예시적인 128 메가비트 DRAM 장치를 다시 참조하여, 장치가 32Mb×4 장치로 구성되면, 25 어드레스 라인들이 요구된다. 대응하여, 장치가 16Mb×8 또는 8Mb×16 장치로 구성되면, 어드레스 라인들의 요구된 수는 각각 24 및 23이다. 따라서, 어드레스 라인들의 수는 메모리 구성이 변화함에 따라 변화한다. 게다가, 장치에 대한 데이터 입력/출력 라인들의 수도 선택된 구성에 따른다. 예를들어, ×16 구성에 대하여, 16개의 데이터 입력/출력 라인들이 요구되고, ×8 구성은 8개만을 요구한다. ×4 구성에 대하여 보다 적은 라인들이 요구된다.
DRAM 제조 처리 동안, 어드레스 라인들 및 데이터 입력/출력 라인들은 모든 목표된 메모리 구성들을 지원하기 위하여 다이상에 형성된다. 상기 장치는 다양한 방법들에 의해 단일 메모리 장치에 대응하도록 구성된다. 가장 일반적으로, 목표된 어드레스 라인들 및 데이터 입력/출력 라인들을 형성하기 위하여 선택적으로 개 방될 수 있는 퓨즈들이 다이에 형성된다. 선택적으로, 적당한 프로그래밍 전압이 인가될때 목표된 어드레스 라인들 및 데이터 입력/출력 라인들을 형성하는 안티 퓨즈들이 다이에 형성될 수 있다. 어느 경우나, 장치는 구성 처리가 역행할 수 없기 때문에, 가능한 단일 메모리 장치들의 어떤 다른 것으로 더 재구성될 수 없다. 결과적으로, 어드레스 라인들 및 데이터 입력/출력 라인들은 구성된 장치에 사용될 수 없는 다이상에 종종 형성된다.
상기 구성 과정과 연관된 특정 단점은 장치의 검사 동안 마주칠 것이다. 통상적으로, 다이는 다이가 완전히 동작하는 지를 검증하기 위하여 복수의 제조 검사 과정들을 받는다. 검사 과정의 하나의 부분 동안, 미리 결정된 검사 패턴이 선택된 어드레스에 기록되고, 그 후 동일한 어드레스로부터 판독된다. 만약 어드레스 위치가 처음에 기록된 것과 동일한 패턴을 형성하는데 실패하면, 에러가 통지된다. 동일한 패턴이 검출되면, 어드레스 위치는 기능적으로서 검증되고, 검사는 결함 메모리 어드레스가 검출될때까지 계속되고, 또는 선택적으로 상기 검사는 어떤 결함 어드레스들도 검출하지 않고 완료된다. 검사가 상기 다이상에서 수행될때, 검사는 "와이드(wide)" 검사 포맷에 따라 일반적으로 진행되고, 여기서 각각의 어드레스의 크기는 크다. 예를들어, 상기된 128 메가비트 DRAM 장치는 와이드 검사 동안 16 비트, 또는 32 비트 또는 심지어 보다 큰 어드레스들을 가질 수 있다. 검사의 완료후, 다이는 특정 메모리 장치내에 구성되고, 패키지되고, 상기 패키지는 일반적으로 다이의 다양한 부분들과 패키지상 도전체들 사이에 접속들을 형성하는 것을 포함한다.
패키징 과정 다음, 상기 장치는 상기된 방식으로 다이의 어드레스 위치를 검사하는 것을 일반적으로 포함하는 부가적인 검사들을 받는다. 상기 장치가 구성되었기 때문에, 와이드 검사 과정에 의한 메모리 어드레스들을 검사하기 위한 능력은 더 이상 가능하지 않은데, 그 이유는 상기 장치가 보다 작은 크기의 어드레스들을 포함하도록 구성되었기 때문이다. 이에 따라, "네로우(narrow)" 검사 포맷이 어드레스 위치들의 포스트 패키징 검사(post-packaging testing)에 사용되어야 한다. 네로우 검사 과정이 와이드 검사 과정에서 보다 많은 어드레스 위치들을 검사하기 때문에, 보다 많은 시간은 네로우 검사를 사용하는 포스트 패키징 검사를 완료하기 위하여 요구된다.
패키지된 메모리 장치는 개별 다이의 메모리 용량 합에 근사한 메모리 용량을 가진 패키지된 메모리 장치를 협력적으로 형성하기 위하여 상호접속된 다이를 허용하는 개별 다이 사이의 적당한 상호접속들을 가진 하나 이상의 단일 다이를 또한 포함할 수 있다. 다중 다이 메모리 장치의 실시예는 2003년 1월 29일 출원되고 발명의 명칭이 "MULTIPLE CONFIGURATION MULTIPLE CHIP MEMORY DEVICE AND METHOD"이고, 공통으로 양도되고 여기에 참조로써 통합된 미국특허출원 제10/355,781호에 개시된다.
상기 다중 다이 메모리 장치의 단점은 하나 이상의 개별 다이가 결함을 가지는 것을 포스트 패키징 검사 과정이 검사할 수 있다는 것이다. 다이가 상호접속되고, 패키지되고 마크되기 때문에, 전체 패키지된 장치는 비록 패키지내의 다른 다이가 완전히 동작되는지 검사될지라도 일반적으로 버려진다.
따라서, 메모리 장치가 선택적으로 재구성 가능하게 되고, 이에 따라 메모리 다이가 패키지된후 메모리 장치가 와이드 포맷 검사 과정에 따라 검사될 수 있게 하는 장치 및 방법이 필요하다. 게다가, 다중 다이 메모리 장치들을 특히 참조하여, 패키지된 장치내의 동작 가능한 다이가 사용될 수 있도록, 선택적으로 재구성할 수 있게 하는 다중 다이 메모리 장치를 가지는 것이 바람직하다.
본 발명은 선택 가능한 메모리 용량을 가진 반도체 메모리 장치 및 상기 장치들을 검사하는 방법에 관한 것이다. 본 발명의 일 양상에서, 컴퓨터 시스템은 입력, 출력 및 데이터 저장 장치들; 어드레스, 제어 및 데이터 신호들을 통신하기 위하여 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는, 입력, 출력 및 데이터 저장 장치들에 결합된 프로세서; 어드레스, 데이터 및 명령 버스들을 포함하는, 프로세서에 결합된 메모리 장치; 및 메모리 장치의 어드레스, 제어 및 데이터 버스들의 라인들에 프로세서의 어드레스, 제어 및 데이터 버스들의 라인들을 선택적으로 결합하기 위하여, 메모리 장치의 각각의 어드레스, 제어 및 데이터 버스들과, 프로세서의 어드레스, 제어 및 데이터 버스들중 적어도 하나 사이에 삽입된 구성 회로를 포함한다.
다른 양상에서, 메모리 장치는 복수의 개별적으로 어드레스 가능한 메모리 위치들을 가진 메모리 셀 어레이로서, 상기 메모리 셀 어레이는 외부 장치의 하나 이상의 신호 버스들에 결합할 수 있는, 상기 메모리 셀 어레이; 및 하나 이상의 버스들의 부분들을 메모리 셀 어레이에 선택적으로 결합하기 위하여, 외부 장치의 신호 버스들과 메모리 셀 어레이 사이에 삽입된 구성 회로를 포함한다. 특정 양상에서, 구성 회로는 마이크로 전기 기계적 시스템(Micro-Electrical-Mechanical System: MEMS) 릴레이들과 같은 하나 이상의 쌍안정 릴레이 장치(bi-stable relay device)들을 포함한다.
본 발명의 또 다른 양상에서, 선택적으로 구성 가능한 메모리 장치는, 제 1 메모리 용량을 가진 제 1 메모리 다이, 제 2 메모리 용량을 가진 제 2 메모리 다이, 및 제 3 메모리 용량을 가진 메모리 장치를 선택적으로 얻기 위하여, 외부 회로들에 제 1 메모리 다이와 제 2 메모리 다이중 어느 하나 또는 모두를 결합하도록 동작하는 구성 회로를 포함한다.
또 다른 양상에서, 메모리 셀 어레이를 가진 메모리 장치를 검사하는 방법은, 어레이의 동작 가능성을 결정하기 위하여 메모리 셀 어레이가 제 1 검사 과정을 받게 하는 단계로서, 상기 어레이는 제 1 구성을 갖는, 상기 받게 하는 단계; 장치 패키지에 메모리 장치를 패키징하는 단계; 패키지된 장치가 제 2 검사 과정을 받게 하는 단계; 및 제 1 구성과 다른 제 2 구성을 가지도록 메모리 셀 어레이를 구성하는 단계를 포함한다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 블록도.
도 2는 본 발명의 다른 실시예에 따른 메모리 장치를 검사하는 방법을 도시하는 흐름도.
도 3은 본 발명의 다른 실시예에 따른 메모리 장치의 블록도.
도 4는 본 발명의 다른 실시예에 따른 컴퓨터 시스템의 블록도.
본 발명은 반도체 메모리 장치들에 관한 것이고, 특히 마이크로 전기 기계적 시스템들(MEMS) 장치들에 의해 선택적으로 구성될 수 있는 반도체 메모리 장치들에 관한 것이다. 현재 환경에서, MEMS는 현재 이용 가능하거나 이후에 개발된 포토리소그래피, 화학 에칭 처리 등과 같은 마이크로 제조 기술을 사용하여 공통 실리콘 기판상에 기계적 엘리먼트들 및 마이크로전자 장치들의 집적에 관한 것이다. 본 발명의 특정 실시예들의 많은 특정 항목들은 상기 실시예들의 완벽한 이해를 제공하기 위하여 다음 상세한 설명 및 도면 1-4에 나타난다. 그러나, 당업자는 다음 상세한 설명에 기술된 몇몇 항목들 없이 실행될 수 있다는 것을 이해할 것이다. 게다가, 다음 상세한 설명에서, 다양한 실시예들과 관련된 도면들이 어떤 특정 또는 상대적 물리적 크기를 전달하는 것으로서 해석되지 않는다. 대신, 만약 언급된다면 상기 실시예들과 관련된 특정 또는 상대적 크기들이 청구항들을 명확하게 표현하지 않는다면 제한하는 것으로 고려해서는 않된다.
도 1은 본 발명의 실시예에 따른 메모리 장치(10)의 블록도이다. 메모리 장치(10)는 로우 및 컬럼 라인들(도시되지 않음)에 의해 상호접속된 미리 결정된 수의 메모리 셀들을 포함하는 메모리 셀 어레이(12)를 포함한다. 메모리 셀들은 논리 0 또는 논리 1을 저장하고, 어레이(12)의 메모리 셀들의 로우가 적당히 어드레스될때 컬럼 라인들을 따라 논리 상태를 통신하도록 구성된다. 어레이(12)내의 메모리 셀들은 DRAM 장치에서 잘 알려진 캐패시터 및 트랜지스터 결합 같은 논리 상 태를 저장할 수 있는 다양한 어떤 장치들을 포함할 수 있다. 선택적으로, 메모리 셀들은 스태틱 액세스 메모리(SRAM)에 사용된 바와같은, 플립 플롭 회로와 같은 다른 쌍극성 장치들을 포함할 수 있다. 어느 경우나, 메모리 셀 어레이(12)는 어레이(12)의 메모리 셀들이 종래에 잘 알려진 바와같이 메모리 셀들의 각각의 뱅크들에 배열되도록 구성될 수 있다.
메모리 장치(10)는 외부 회로들로부터 메모리 장치(10)로 어드레스 신호들(16)을 전달하기 위하여 외부 회로들(도시되지 않음)에 결합된 어드레스 버스(14)를 포함한다. 어드레스 신호들(16)은 메모리 어레이(12)내의 목표된 메모리 위치가 판독 및/또는 기록 동작들을 위하여 지정되게 한다. 어드레스 버스(14)는 디코드된 메모리 어드레스가 어레이(12)에 제공될 수 있도록 어드레스 버스(14)를 따라 전달된 어드레스 신호들(16)을 디코드하기 위하여 어드레스 디코더(18)에 결합된다. 제어 버스(20)는 유사하게 외부 회로들에 결합되고, 장치(10)의 다양한 동작 양상들을 제어하기 위하여 메모리 장치(10)에 제어 신호들(22)을 전달하도록 구성된다. 제어 신호들(22)은 각각 로우 및 컬럼 어드레스를 저장하기 위하여 예를들어 로우 어드레스 스트로브(RAS) 및 컬럼 어드레스 스트로브(CAS) 신호들, 및 어레이(12)에 데이터가 기록되도록 하는 기록 인에이블(WE) 신호를 포함할 수 있다. 다른 제어 신호들은 장치(10)의 다른 동작 양상들을 제어하기 위하여 제공될 수 있다. 예를들어, 칩 선택(CS) 신호는 하나 이상의 단일 메모리 장치가 외부 회로들에 의해 생성된 어드레스, 제어 및 데이터 신호들에 결합될때 액세스하기 위한 특정 메모리 장치를 선택하기 위하여 사용될 수 있다. 클럭 신호(CLK)는 장치(10)의 동작 타이밍을 제어하기 위하여 제공된다. 제어 버스(20)는 어레이(12)에 전달되는 명령 신호들(22)을 디코드하기 위하여 명령 디코더(24)에 결합된다. 마지막으로, 데이터 버스(24)는 장치(10)로부터 외부 회로들로 데이터 신호들(26)을 전달하거나, 대응하여 외부 회로들로부터 장치(10)로 데이터 신호들(24)을 전달하기 위하여 외부 회로들에 결합된다. 판독/기록 회로(28)는 데이터 신호들(26)을 어레이(12)에 전달하기 위하여 버스(24)에 결합된다.
도 1을 참조하여, 메모리 장치(10)는 어드레스 버스(14)에 결합된 어드레스 구성 회로(30)를 포함한다. 어드레스 구성 회로(30)는 버스(14)의 선택된 단일 어드레스 라인에 결합된 적어도 하나의 쌍안정 릴레이(32)를 포함한다. 쌍안정 릴레이(32)는 선택된 어드레스 라인을 따라 전달된 신호들이 외부 회로들로부터 어드레스 디코더(18)로 통신되게 하는 폐쇄 상태 및 선택된 라인을 따라 통신된 신호들의 통신을 차단하는 개방 상태를 가진 MEMS 쌍안정 릴레이로 구성될 수 있다. MEMS 쌍안정 릴레이는 MEMS 쌍안정 릴레이가 적당한 소스에 의해 에너지가 인가될때 폐쇄 상태 또는 개방 상태로 구성되고, 추가로 소스가 MEMS 쌍안정 릴레이로부터 분리될때 선택된 상태를 유지(또는 래칭)할 수 있다. 따라서, 어드레스 구성 회로(30)는 목표된 바와같이 쌍안정 릴레이(32)를 폐쇄 상태 또는 개방 상태로 배치하기 위하여 외부 회로로부터 구성 제어 신호(36)를 수신하는 구성 제어 라인(34)에 결합된다. 특정 실시예에서, 쌍안정 릴레이(32)는 대략적으로 약 0.5 볼트 내지 대략적으로 약 150 볼트의 전압을 구성 제어 라인(34)에 인가함으로써 정전기적으로 작동되는 MEMS 쌍안정 릴레이이다. 적당한 MEMS 쌍안정 릴레이 장치들은 Gomm 등에 의한 "In Plane Linear Displacement Bistable Relay; J. Micromech. Microeng. 12(2002) at 1-8", 및 J. Kim 등에 의한 "Mercury Contact Micromechanical Relays; Proc. 46th Annual Int. Relay Conf.; pp.19-1 to 19-8(Apr. 1998)"에 상세히 기술되고, 여기에 참조로서 통합된다.
메모리 장치(10)는 데이터 버스(24)에 결합된 데이터 구성 회로(380를 포함한다. 회로(38)는 버스(24)의 선택된 단일 데이터 라인에 결합된 적어도 하나의 쌍안정 릴레이(32)를 유사하게 포함한다. 데이터 구성 회로(38)는 구성 제어 신호(36)가 일반적으로 회로(30)의 어드레스 라인들의 선택에 대응하는 폐쇄 상태 또는 개방 상태로 쌍안정 릴레이(32)를 배치할 수 있도록 구성 제어 라인(34)에 결합된다. 예를들어, 만약 하나의 부가적인 어드레스 라인이 회로(30)의 특정 쌍안정 릴레이(32)를 폐쇄시킴으로써 선택되면, 대응하는 회로(38)의 데이터 라인들의 수는 절반이되어, 회로(38)의 쌍안정 릴레이들(32)은 개방될 것이다.
메모리 장치(10)는 제어 버스(20)에 결합된 제어 구성 회로(40)를 포함할 수 있다. 회로(40)는 제어 신호들(22)의 선택된 부분을 장치(10)에 결합하기 위하여 적어도 하나의 쌍안정 릴레이(32)를 포함한다. 예를들어, 만약 메모리 장치(10)가 동기화 DRAM(SDRAM)이면, CLK 신호는 장치(10)내의 동작들을 적당히 동기화하기 위하여 요구될 것이다. 다른 메모리 장치들에서, CLK 신호는 요구되지 않을 수 있다.
동작시, 장치(10)는 어레이(12)에 저장된 데이터를 판독할 수 있고, 다음 방 식으로 외부 회로들에 데이터를 제공한다. 목표된 어드레스에 대응하는 어드레스 신호들(16)은 어드레스 버스(14)에 제공된다. 제어 신호들(22)은 제어 버스(20)에 판독 동작을 제어하기 위하여 제공된다. 어드레스 디코더(18)는 어레이(12)에 디코드된 어드레스를 제공하고, 명령 디코더(24)는 제어 버스(20)상에서 제어 신호들을 디코드하고 디코드된 제어 신호들을 어레이(12)에 전달한다. 디코드된 신호들은 어레이(12)가 판독/기록 회로(28)에 데이터를 제공하도록 어레이(12)를 제어한다. 판독/기록 회로(28)는 이 데이터를 데이터 버스(24)에 제공하여, 이 데이터가 외부 회로들에 전달될 수 있다. 데이터가 장치(10)에 기록될때, 어드레스 신호들 및 제어 신호들은 외부 회로들에 의해 어드레스 버스(14) 및 제어 버스(20)에 제공된다. 또한, 데이터 신호들(26)은 외부 회로들에 의해 데이터 버스(24)에 제공된다. 일단 다시, 어드레스 디코더(18)는 어드레스 버스(14)상에서 어드레스를 디코드하고 디코드된 어드레스를 어레이(12)에 제공한다. 판독/기록 회로(28)는 명령 디코더(24)로부터 수신된 디코드된 제어 신호들의 제어하에서 데이터 버스(24)로부터 어레이(12)로 데이터를 전달한다.
비록 데이터 구성 회로(38), 어드레스 구성 회로(30) 및 제어 구성 회로(40)가 메모리 장치(10)내의 독립된 유니트로서 도 1에 도시되지만, 상기는 구성 제어 신호(36)가 인가될때 외부 회로들 및 장치(10) 사이에서 어드레스, 데이터 및 제어 라인들을 선택적으로 결합 및 분리하는 단일 기능 유니트로 통합될 수 있다는 것이 이해된다. 개방 상태에서 다른 쌍안정 릴레이(32)를 동시에 래치하면서, 구성 제어 신호(36)의 애플리케이션이 페쇄 상태에서 선택된 쌍안정 릴레이(32)를 래치하 는 것이 이해된다. 추가로 어드레스 및 데이터 입력 라인들에 단지 결합된 쌍안정 릴레이(32)에 지향될 수 있다는 것이 추가로 이해된다. 선택적으로, 구성 제어 신호(36)는 어드레스 및 데이터 입력 라인들에 유일하게 결합된 쌍안정 릴레이들(32)에 지향될 수 있다. 마지막으로, 하나 이상의 단일 구성 제어 신호(36)가 메모리 장치(10)내의 데이터 구성 회로(38), 어드레스 구성 회로(30) 및 제어 구성 회로(40)를 개별적으로 제어하기 위하여 독립된 라인들(34)상 장치(10)에 인가될 수 있다는 것이 이해된다.
상기 실시예는 어드레스 및 데이터 라인들이 하나 이상의 쌍안정 릴레이들(32)을 사용하여 메모리 장치(10)에 선택적으로 결합 및 분리되게 한다. 쌍안정 릴레이(32)는 일단 작동되면 선택된 상태를 바람직하게 유지하고, 선택된 상태를 유지하기 위하여 일정한 에너지 소스에 대한 접속을 요구하지 않는다. 따라서, 상기 실시예는 다른 종래 기술 장치들 이상의 장점을 가진다. 예를들어, 쌍안정 릴레이의 선택된 상태에서 어떤 에너지 소스에 대한 접속이 독립적으로 유지되지 않기 때문에, 상기 상태는 전력이 메모리 장치에 대해 중단될때 손실되지 않는다. 게다가, 쌍안정 릴레이들(32)의 선택된 상태는 어드레스 구성 회로 및/또는 데이터 구성 회로에 적당한 구성 신호의 애플리케이션을 통하여 가역할 수 있다. 대조하여, 퓨즈들 및 안티퓨즈들 같은 다양한 종래 기술 장치들은 메모리 장치(10)의 구성을 가역적으로 변경할 수 없다. 이런 바람직한 특성은 다른 실시예들과 관련하여 보다 상세히 설명될 바와같이 다양한 장점들을 가진다. 특히, 제조 검사 과정 동안 다양한 시간들에서 메모리 장치의 구성을 변경시키는 능력은 하기에 상세히 논의될 바와같이 특히 바람직하다.
도 2는 본 발명의 다른 실시예에 따른 도 1의 메모리 장치를 검사하기 위한 방법(50)을 도시한 흐름도이다. 도 1에 도시된 바와같이 메모리 장치(10)의 메모리 어레이(12)는 만약 어레이(12)를 포함하는 어떤 셀들이 결함이 있는지를 결정하기 위하여 제조 검사 과정에 놓인다. 통상적으로, 1 및 0의 미리 선택된 결합으로 구성된 검사 패턴은 어레이(12)내의 어드레스에 기록되고 추후에 어드레스로부터 판독되고 어떤 결함 셀들이 어드레스에 존재하는지를 결정하기 위하여 인가된 검사 패턴과 비교된다. 일반적으로, 메모리 장치는 와이드 포맷 검사 패턴이 사용될 수 있도록, 다이 형태에 있을때 상기 검사 과정에 놓인다. 와이드 포맷 검사시, 장치(10)에 대한 어드레스 폭은 단계(52)에 도시된 바와같이, 어레이(12)내의 비교적 많은 수의 메모리 셀들이 동시에 검사되게 가능한한 크게 유지된다. 만약 어레이(12)를 포함하는 셀들이 검사 우수가 아니거나, 만약 장치(10)내의 다른 결합들이 검출되면, 다이는 단계(54)에 도시된 바와같이 거절되거나 수용된다. 이 시점에서, 다이에 대한 다른 구성들에 관한 결정은 단계(56)에 도시된 바와같이 이루어질 수 있다. 예를들어, 만약 다이가 상기 메모리 셀 패턴 검사에서 실패되고, 종래 기술에 알려진 바와같이 결함 로우를 대체하기 위하여 메모리 장치(10)의 리던던트 로우를 선택하는 것과 같이 다른 치료들이 결함을 수정하기를 실패하면, 장치의 메모리 용량은 장치로부터 어레이의 결함 부분을 선택적으로 분리함으로써 떨어질 수 있다. 결과적으로, 결함 메모리 다이는 다른 애플리케이션들에 대해 적당할 수 있는 보다 낮은 메모리 용량을 가진 장치로서 구성 및 패키지될 수 있다.
만약 다이가 단계(54)에서 우수함으로서 검사되거나, 다이가 허용 가능하고 판매가능한 형태로 구성될 수 있는 것으로 결정되면, 다이는 패키징 단계(58)로 진행할 수 있다. 이런 단계 동안, 다이는 작은 얇은 아웃라인 패키지(TSOP) 또는 다른 적당한 패키지 처럼 적당한 패키지내에 배치되고, 다이상 본드 패드들 및 패키지상 핀들 사이의 적당한 상호접속은 형성된다. 패키지된 장치는 그 다음 메모리 어레이(12)내의 다양한 어드레스들에 검사 패턴을 인가함으로써 결함 셀들에 대해 어레이(12)를 다시 검사하는 단계(60)에서의 제 2 검사 과정으로 진행할 수 있다. 본래, 패키징 과정 동안, 장치는 패키지된 장치가 패키징 단계 동안 채택된 장치 구성에 따라 검사되도록, 제 2 검사 과정의 실행 전에 최종 형태로 구성될 것이다(예를들어, 다이상에 형성된 퓨즈들을 개방하거나, 다이상 안티 퓨즈들을 프로그래밍하거나, 본드 와이어들이 다이에 부착되는 방식으로). 그러나, 상기된 바와같이, 메모리 장치(10)(도 1에 도시됨)의 쌍안정 릴레이들(32)은 패키지된 장치에 적당한 구성 제어 신호를 인가함으로써 선택적으로 개방 또는 폐쇄될 수 있다. 패키지된 장치는 단계(52)에 사용된 와이드 포맷 과정에 따라 바람직하게 검사되고, 이에 따라 메모리 장치(10)의 어레이(12)를 검사하기 위하여 요구된 시간을 감소시킨다.
도 2를 다시 참조하여, 만약 결함들이 단계(60)에서 패키지된 장치내에서 검출되면, 다른 평가는 패키지된 장치가 판매가능한 형태로 구성되는지를 결정하기 위하여 이루어질 수 있다. 예를들어, 메모리 용량은 장치에 대하여 추가로 감소될 수 있고, 이에 따라, 단계(60)에서 성공적으로 검사된 메모리 용량보다 크지 않게 요구하는 애플리케이션을 위하여 한정된 바와같이 분리 및 적당히 식별될 수 있다. 만약 패키지된 장치가 단계(60)에서 수행된 검사들을 성공적으로 패시시키면, 패키지된 장치에 적당한 구성 제어 신호를 다시 인가함으로써 단계(64)에서 목표된 장치로 재구성된다.
상기 과정은 장치내의 어레이가 최적의 방식으로 검사될 수 있도록 제조 검사 과정 동안 메모리 장치가 구성되게 한다. 특히, 패키지된 장치가 와이드 포맷 검사 과정에 투입되는 능력은 어레이를 완전히 검사하기 위하여 요구된 시간이 크게 감소될 수 있기 때문에 특히 바람직한 것으로 보인다. 다른 장점들은 제공된다. 예를들어, 단계들(52 및 60)에서 검사 과정들을 성공적으로 통과할 수 없는 장치들은 우수한 것으로 나타난 메모리 용량을 사용하도록 장치를 구성함으로써 다른 제조 애플리케이션들에 부합하도록 적응될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 장치(80)의 블록도이다. 메모리 장치(80)는 패키지(84)내에 배치된 한쌍의 메모리 다이들(82)을 포함한다. 메모리 다이들(82)은 대략적으로 다이들(82)의 메모리 용량들의 합인 메모리 용량을 가진 메모리 장치를 협력하여 형성하도록 패키지(84)내에 상호접속된다. 예를들어, 만약 다이들(82)이 128Mb DRAM 다이들이면, 장치(80)의 메모리 용량은 대략적으로 약 256Mb이다. 메모리 장치(80)는 어드레스 신호들을 장치(80)에 전달하기 위하여 패키지(84)상에 배치된 복수의 어드레스 핀들(86)을 포함한다. 유사하게, 복수의 데이터 입력/출력 핀들(88), 및 복수의 제어 핀들(90)은 데이터가 장치(80)에 및 장치로부터 전달되게 하고, 장치(80)에 결합된 외부 회로들에 의해 장치(80) 가 제어되게 하도록 패키지(84)상에 배치된다. 비록 한쌍의 메모리 다이들(82)이 도 3에 도시되더라도, 두개 이상의 메모리 다이들이 패키지(84)내에 배치될 수 있다는 것이 이해된다.
도 3을 참조하여, 장치(80)는 어드레스 핀들(86), 데이터 입력/출력 핀들(88) 및 제어 핀들(90)을 메모리 다이들(82)에 결합하는 구성 회로(92)를 포함한다. 구성 회로(92)는 패키지(84)상에 배치된 하나 이상의 구성 핀들(94)을 통하여 외부 회로들로부터 구성 회로(92)로 적당한 신호를 전달함으로써 선택적으로 개방 또는 폐쇄될 수 있는 복수의 쌍안정 릴레이들(도 3에 도시됨)을 포함한다. 특정 실시예에서, 쌍안정 릴레이들은 다른 실시예들과 관련하여 기술된 바와같이, 유사한 기능들을 수행하는 쌍안정 MEMS 장치들 또는 어떤 다른 장치를 포함할 수 있다. 비록 구성 회로(92)가 메모리(82)로부터 이격된 패키지(84)내의 독립된 유니트로서 도시되고, 당업자는 구성 회로(92)가 메모리 다이(82)내에 통합될 수 있는 것을 이해할 것이다.
상기 실시예는 만약 패키지된 장치내의 메모리 다이중 하나가 검사 동안 거절되면 패키지된 장치가 이용될 수 있게 한다. 예를들어, 만약 패키지된 장치가 한쌍의 128Mb 다이로서 구성될 수 있다면, 다이중 하나가 검사 우수에 대해 실패할때, 패키지된 장치는 128Mb 장치로서만 구성되고, 상기와 같이 적당하게 마크 된다. 상기 실시예는 다른 장점들을 가진다. 예를들어, 인벤토리에 유지된 독특한 아이템들의 수가 증가할때 인벤토리 제어와 연관된 비용들이 증가되는 것은 알려져 있다. 상기 실시예가 메모리 크기에서 융통성을 허용하기 때문에, 일반적으로 보 다 작은 패키지 장치들은 인벤토리내에 유지될 필요가 있고, 그 이유는 최종 소비자가 소비자의 요구에 따른 장치를 구성할 수 있기 때문이다. 게다가, 상기 실시예에서 메모리 크기의 융통성은 특정 구성을 가진 메모리 장치들에 대한 갑작스럽거나 예상되지 않은 요구들에 부합하도록 제조자가 메모리 장치들을 빠르게 재구성하게 한다. 예를들어, 동일한 구조를 가진 장치들은 인벤토리에 유지되고 선택적으로 128Mb×4 메모리 장치, 64Mb×8 메모리 장치, 32Mb×16 메모리 장치 등에 대한 오더들을 충족시키기 위하여 선택적으로 구성된다.
도 4는 본 발명의 다른 실시예에 따른 컴퓨터 시스템(100)의 블록도이다. 컴퓨터 시스템(100)은 본 발명의 다양한 실시예들과 관련하여 기술된 쌍안정 릴레이 장치들을 사용하여 구성된 메모리 장치(110)를 포함한다. 컴퓨터 시스템(100)은 특정 계산들을 수행하기 위해 특정 소프트웨어를 실행하는 것과 같은 다양한 계산 기능들을 수행하는 프로세서(102)를 포함한다. 프로세서(102)는 시스템(100)의 동작과 연관된 다양한 제어 동작들을 수행한다. 컴퓨터 시스템(100)은 시스템(100)의 오퍼레이터가 시스템(100)과 통신하게 하도록 프로세서(102)에 결합된 키보드 또는 마우스 같은 하나 이상의 입력 장치들(104)을 포함할 수 있다. 일반적으로, 컴퓨터 시스템(100)은 프로세서(102)에 결합된 하나 이상의 출력 장치들(106)을 포함한다. 출력 장치들(106)은 프린터, 또는 가시적 디스플레이 장치를 포함할 수 있다. 하나 이상의 데이터 저장 장치들(108)은 데이터를 저장하거나, 외부 데이터 저장 장치로부터 다른 데이터를 검색하기 위하여 프로세서(102)에 통상적으로 결합된다. 예를들어, 데이터 저장 장치(108)는 하드 및/또는 플로피 디 스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROM)을 포함할 수 있다. 프로세서(102)는 제어 버스, 데이터 버스, 및 어드레스 버스를 통하여 데이터가 장치(110)로부터 기록 및/또는 판독되게 하게 메모리 장치(110)에 결합된다.
상기로부터, 비록 본 발명의 특정 실시예들이 도시를 위하여 여기에 기술되었지만, 다양한 변형들은 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를들어, 본 발명의 일실시예의 환경에서 도시된 특정 특징들은 다른 실시예들과 통합될 수 있다. 이에 따라, 본 발명은 다음 청구항들에 의해 기대된 바와같이 다음 실시예들의 설명에 의해 제한된다.

Claims (37)

  1. 컴퓨터 시스템에 있어서,
    입력 장치;
    출력 장치;
    데이터 저장 장치;
    상기 입력 장치, 상기 출력 장치 및 상기 데이터 저장 장치에 결합된 프로세서로서, 상기 프로세서는 어드레스, 제어 및 데이터 신호들과 통신하기 위하여 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는, 상기 프로세서;
    상기 프로세서에 결합된 메모리 장치로서, 상기 메모리 장치는 어드레스, 데이터 및 명령 버스들을 포함하는, 상기 메모리 장치; 및
    상기 메모리 장치의 어드레스, 제어 및 데이터 버스들중 적어도 하나의 라인들에 상기 프로세서의 어드레스, 제어 및 데이터 버스들중 적어도 하나의 라인들을 선택적으로 결합하기 위하여, 상기 프로세서의 어드레스, 제어 및 데이터 버스들중 적어도 하나와, 상기 메모리 장치의 각각의 어드레스, 제어 및 데이터 버스들 사이에 삽입된 구성 회로를 포함하는 컴퓨터 시스템.
  2. 제 1 항에 있어서, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 장치(bi-stable relay device)를 포함하는, 컴퓨터 시스템.
  3. 제 1 항에 있어서, 상기 구성 회로는 상기 메모리 장치의 어드레스, 제어 및 데이터 버스들의 라인들에 상기 프로세서의 어드레스, 제어 및 데이터 버스들의 라인들을 선택적으로 결합하기 위하여, 상기 메모리 장치내에 형성된 하나 이상의 마이크로 전기 기계적 시스템(Micro-Electrical-Mechanical System: MEMS) 릴레이들을 포함하는, 컴퓨터 시스템.
  4. 제 1 항에 있어서, 상기 구성 회로는 상기 메모리 장치의 어드레스 디코더, 명령 디코더 및 판독/기록 회로중 적어도 하나에 결합되는, 컴퓨터 시스템.
  5. 제 1 항에 있어서, 상기 구성 회로는 상기 프로세서의 어드레스 버스와 상기 메모리 장치의 어드레스 버스 사이에 삽입된 어드레스 구성 회로를 포함하고, 또한 상기 구성 회로는 상기 프로세서의 데이터 버스와 상기 메모리 장치의 데이터 버스 사이에 삽입된 데이터 구성 회로를 포함하는, 컴퓨터 시스템.
  6. 제 5 항에 있어서, 상기 어드레스 구성 회로 및 상기 데이터 구성 회로는 구성 제어 라인에 결합되는, 컴퓨터 시스템.
  7. 제 1 항에 있어서, 상기 구성 회로는 상기 프로세서의 제어 버스와 상기 메모리 장치의 제어 버스 사이에 삽입된 제어 구성 회로를 포함하는, 컴퓨터 시스템.
  8. 제 7 항에 있어서, 상기 제어 구성 회로는 구성 제어 라인에 결합되는, 컴퓨터 시스템.
  9. 제 1 항에 있어서, 상기 메모리 장치는 하나 이상의 메모리 다이(memory die)를 포함하고, 상기 구성 회로는 적어도 하나의 상기 메모리 다이를 상기 프로세서에 선택적으로 결합하기 위하여, 상기 프로세서와 상기 하나 이상의 메모리 다이 사이에 삽입되는, 컴퓨터 시스템.
  10. 제 1 항에 있어서, 상기 메모리 장치는 DRAM 메모리 장치를 포함하는, 컴퓨터 시스템.
  11. 제 1 항에 있어서, 상기 메모리 장치는 SRAM 메모리 장치를 포함하는, 컴퓨터 시스템.
  12. 제 1 항에 있어서, 상기 메모리 장치는 비휘발성 메모리 장치를 포함하는, 컴퓨터 시스템.
  13. 제 1 항에 있어서, 상기 메모리 장치는 플래시 메모리 장치를 포함하는, 컴퓨터 시스템.
  14. 메모리 장치에 있어서,
    복수의 개별적으로 어드레스 가능한 메모리 위치들을 갖는 메모리 셀 어레이로서, 상기 메모리 셀 어레이는 외부 장치의 하나 이상의 신호 버스들에 결합할 수 있는, 상기 메모리 셀 어레이; 및
    상기 하나 이상의 버스들의 부분들을 상기 메모리 셀 어레이에 선택적으로 결합하기 위하여, 상기 외부 장치의 하나 이상의 신호 버스들과 상기 메모리 셀 어레이 사이에 삽입된 구성 회로를 포함하는 메모리 장치.
  15. 제 14 항에 있어서, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 장치를 포함하는, 메모리 장치.
  16. 제 14 항에 있어서, 상기 구성 회로는 상기 하나 이상의 버스들의 부분들을 상기 메모리 셀 어레이에 선택적으로 결합하기 위하여, 하나 이상의 마이크로 전기 기계적 시스템(MEMS) 릴레이들을 포함하는, 메모리 장치.
  17. 제 16 항에 있어서, 상기 하나 이상의 버스들은 복수의 이산 신호 라인들을 포함하고, 또한 상기 MEMS 릴레이들은 상기 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는, 메모리 장치.
  18. 제 14 항에 있어서, 상기 외부 장치의 대응하는 버스로부터 상기 메모리 셀 어레이에 선택된 메모리 어드레스 위치를 전달하기 위하여 상기 메모리 셀 어레이에 결합된 어드레스 버스;
    상기 외부 장치의 대응하는 버스로부터 상기 메모리 셀 어레이의 상기 선택된 메모리 어드레스 위치에 데이터를 전달하기 위하여 상기 메모리 셀 어레이에 결합된 데이터 버스;
    상기 어드레스 버스의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 어드레스 버스에 결합된 어드레스 구성 회로; 및
    상기 데이터 버스의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 데이터 버스에 결합된 데이터 구성 회로를 포함하는 메모리 장치.
  19. 제 18 항에 있어서, 상기 어드레스 버스는 어드레스 디코더를 더 포함하고, 상기 데이터 버스는 판독/기록 디코더를 더 포함하는, 메모리 장치.
  20. 제 18 항에 있어서,
    상기 외부 장치의 대응하는 버스로부터 상기 메모리 셀 어레이에 선택된 제어 신호들을 전달하기 위하여 상기 메모리 셀 어레이에 결합된 제어 버스; 및
    상기 제어 버스의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 제어 버스에 결합된 제어 구성 회로를 더 포함하는, 메모리 장치.
  21. 제 20 항에 있어서, 상기 제어 버스는 명령 디코더를 더 포함하는, 메모리 장치.
  22. 선택적으로 구성 가능한 메모리 장치에 있어서,
    제 1 메모리 용량을 가진 제 1 메모리 다이;
    제 2 메모리 용량을 가진 제 2 메모리 다이; 및
    제 3 메모리 용량을 가진 메모리 장치를 선택적으로 얻기 위하여, 외부 회로들에 상기 제 1 메모리 다이와 상기 제 2 메모리 다이중 어느 하나 또는 모두를 결합하도록 동작하는 구성 회로를 포함하는, 메모리 장치.
  23. 제 22 항에 있어서, 상기 제 1 메모리 용량은 상기 제 2 메모리 용량과 거의 동일하고, 상기 제 3 메모리 용량은 상기 제 1 메모리 용량과 상기 제 2 메모리 용량의 합과 거의 동일한, 메모리 장치.
  24. 제 22 항에 있어서, 상기 제 3 메모리 용량은 상기 제 1 메모리 용량과 상기 제 2 메모리 용량중 하나와 거의 동일한, 메모리 장치.
  25. 제 22 항에 있어서, 상기 구성 회로는 상기 외부 회로들로부터의 신호들을 상기 메모리 장치에 결합하기 위하여 복수의 신호 핀들에 더 결합되는, 메모리 장 치.
  26. 제 22 항에 있어서, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 장치를 포함하는, 메모리 장치.
  27. 제 22 항에 있어서, 상기 구성 회로는 상기 외부 회로들에 상기 제 1 메모리 다이와 상기 제 2 메모리 다이중 어느 하나 또는 모두를 결합하도록 동작하는 하나 이상의 마이크로 전기 기계적 시스템(MEMS) 릴레이들을 포함하는, 메모리 장치.
  28. 제 22 항에 있어서, 제 4 메모리 용량을 가진 제 3 메모리 다이를 더 포함하는, 메모리 장치.
  29. 메모리 셀 어레이를 가진 메모리 장치를 검사하는 방법에 있어서,
    상기 장치의 동작 가능성(operability)을 결정하기 위하여 상기 메모리 장치가 제 1 검사 과정을 받게 하는 단계로서, 상기 메모리 장치는 제 1 구성을 갖는, 상기 받게 하는 단계;
    장치 패키지에 상기 메모리 장치를 패키징하는 단계;
    상기 제 1 구성과 다른 제 2 구성을 가지도록 메모리 장치를 구성하는 단계; 및
    상기 메모리 장치를 상기 제 2 구성으로 구성한 후, 상기 메모리 장치의 동 작 가능성을 검증하기 위하여 상기 패키지된 장치가 제 2 검사 과정을 받게 하는 단계를 포함하는 메모리 장치 검사 방법.
  30. 제 29 항에 있어서, 상기 제 1 및 제 2 검사 과정들은 상기 메모리 장치의 상기 메모리 셀 어레이를 검사하는, 메모리 장치 검사 방법.
  31. 제 29 항에 있어서, 상기 제 1 및 제 2 검사 과정들은 와이드(wide) 검사 과정들인, 메모리 장치 검사 방법.
  32. 제 29 항에 있어서, 상기 메모리 장치를 패키징하는 단계는, 패키지에 결합된 복수의 핀들에 상기 메모리 장치를 접속하는 단계를 더 포함하는, 메모리 장치 검사 방법.
  33. 제 32 항에 있어서, 상기 메모리 장치는 상기 메모리 어레이에 결합된 구성 회로를 포함하고, 상기 메모리 셀 어레이를 구성하는 단계는, 상기 제 1 메모리 구성으로부터 상기 제 2 메모리 구성으로 상기 메모리 장치를 변환하기 위하여, 상기 구성 회로에 구성 신호를 인가하는 단계를 더 포함하는, 메모리 장치 검사 방법.
  34. 제 33 항에 있어서, 상기 구성 회로에 구성 신호를 인가하는 단계는, 상기 구성 회로내의 적어도 하나의 쌍안정 릴레이 장치의 상태를 결정하는 단계를 더 포 함하는, 메모리 장치 검사 방법.
  35. 제 33 항에 있어서, 상기 구성 회로에 구성 신호를 인가하는 단계는, 상기 구성 회로내의 적어도 하나의 마이크로 전기 기계적 시스템(MEMS) 릴레이의 위치를 변경하는 단계를 더 포함하는, 메모리 장치 검사 방법.
  36. 제 29 항에 있어서, 상기 제 2 검사 과정 다음에, 목표된 메모리 구성을 형성하는 단계를 더 포함하는, 메모리 장치 검사 방법.
  37. 제 29 항에 있어서, 상기 메모리 장치는 제 1 메모리 용량을 포함하고, 상기 메모리 장치가 제 1 검사 과정을 받게 하는 단계는, 상기 메모리 셀 어레이의 동작 가능성을 결정하는 단계; 및 상기 메모리 셀 어레이가 부분적으로 동작할 수 있다면, 상기 제 1 메모리 용량보다 작은 제 2 메모리 용량을 가지도록 상기 메모리 장치를 재구성하는 단계를 포함하는, 메모리 장치 검사 방법.
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