JPH02502409A - Cmosアナログ乗算回路 - Google Patents

Cmosアナログ乗算回路

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JPH02502409A
JPH02502409A JP63501293A JP50129388A JPH02502409A JP H02502409 A JPH02502409 A JP H02502409A JP 63501293 A JP63501293 A JP 63501293A JP 50129388 A JP50129388 A JP 50129388A JP H02502409 A JPH02502409 A JP H02502409A
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JP63501293A
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ラスズニャック,アンドリース
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モトローラ・インコーポレーテッド
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 CMOSアナログ乗算回路 反亙光里 本発明は、2つの入力から与えられる変数の値の積に比例する大きさを有する電 流出力を提供し得るCMOSアナログ乗算回路に関する。0MO3は、相補型金 属酸化膜半導体構造を表わす。
炙米及亘■訳週 アナログ乗算回路はよく知られている。そうした回路の1つが、1985年12 月発行のIEEE Journal of 5olid−3tateCircu its、 Vol、 5C−20,No、 6の第1158頁ないし第1168 頁に説明されている。この回路、および他の同様な回路は、差動入力を有する増 幅器にて処理されることの可能な電圧の差の形で存在する変数の乗算を行うこと が出来る。こうした回路は、正負いずれの符号を有していてもよい入力変数の精 密な乗算を行い得るものと考えられており、換言すれば、それらは四象限乗算器 である。それらの動作機構に起因して、入力変数は、差動入力増幅器を適切にバ イアスするに必要な値の直流成分を有する電圧でなければならない。この事実、 および入力変数は差動電圧の形で存在しなければならないという事実が、適用上 の欠点をなしている。
高精度の4象限乗算を達成する手段としてはこの回路は極めて複雑となり、この ことが、比較的高い製造コストをもたらす。
そこで、高精度を必要とせず複雑さの度合いが低く、したがって製造コストの安 い1象限乗算器を作ることが望まれている。
及」五皿示 上述の点にかんがみて、本発明は、第1トランジスタと第2トランジスタとを有 するCMOSアナログ乗算回路にして: 上記第1トランジスタの電流電極は、それぞれ第1基準電圧ラインと第1ノード とに接続され;上記第1トランジスタのゲート電極は、使用時には上記第1トラ ンジスタをそのトライオード領域にて動作させ得る入力電圧を有する第1人力ノ ードに接続され;上記第2トランジスタの電流電極は、それぞれ上記第1ノード と出力ノードとに接続され: 上記出力ノードは、第2基準電圧ラインへ接続され:上記乗算回路はざらに、コ ンパレータを含み:上記コンパレータは、上記第1ノードに於ける第1電圧を第 2人力ノードに於ける第2電圧と比較して上記第1電圧と上記第2電圧とがほぼ 等しく保たれるように上記第2トランジスタのゲート電極を制御し; それにより、上記第2トランジスタを流れる°N流が、上記第1人力ノードに於 ける電圧と上記第2人力ノードに於ける電圧との積に比例する: ようにしたことを特徴とするCMOSアナログ乗算回路を提供するものである。
本発明の1つの実施例に於いては、上記コンパレータが差動増幅器を含み: 上記差動増幅器は、上記第1ノードに接続されている反転入力と上記第2人力ノ ードに接続されている非反転入力とを有し: さらに、上記差動増幅器の出力は、上記第2トランジスタのゲートに接続されて いる。
本発明の第2実施例に於いては、上記コンパレータが、ロングチイル状の一対の トランジスタを含み;上記ロングチイル状トランジスタ対のソース電極にて形成 されるノードが、定電流源へと接続され;上記ロングチイル状トランジスタ対を 形成しているトランジスタのうちの第1のトランジスタのゲートが、上記第2人 力ノードへと接続され: 上記ロングチイル状トランジスタ対を形成しているトランジスタのうちの第2の トランジスタのゲートが、上記第1ノードへと接続され: 上記ロングチイル状トランジスタ対を形成しているトランジスタのうちの第1の トランジスタのドレインが、電流ミラー回路の入力へと接続され: 上記電流ミラー回路の出力が、上記ロングチイル状トランジスタ対を形成してい るトランジスタのうちの第2のトランジスタのドレインへと接続され: 上記ロングチイル状トランジスタ対を形成しているトランジスタのうちの第2の トランジスタの上記ドレインが、コンパレータの出力を構成しており且つ上記第 2トランジスタのゲート電極へと接続される。
本発明の提示実施例に於いては、上記出力ノードは、電流ミラー回路を経由して 第2基準ラインへと接続される。
入力ノードへと供給される電圧は入力変数を構成することが可能であり、また、 もし乗算されるべき変数が電流である場合には、入力ノードへ供給される電圧の 一方または双方が、電流から電圧への適切な変換によりもたらされることも可能 である。
以下、図面を参照しつつ本発明の実施例について詳しく説明する。
鳳皿五嘔単り碧週 第1図は、本発明に従ったCMOSアナログ乗算回路の単純化した実施例を示す 。
第2図は、本発明において使用するコンパレータの一実施例を示す。
第3図は、はぼゼロから予め設定された値までの間の値を有する出力電流を作り 出すために使用する、第1図の回路の応用例を示す。
第4図は、付加的トランジスタの相互フンダクタンスにおける変化を補償する出 力電流を与えるための、第1図の回路のもう1つの応用例を示す。
日を実施するための最良の形態 第1図には、本発明に従ったCMOSアナログ乗算回路の単純化された実施例が 示されている。この回路は第1トランジスタ1を含んでおり、そのソース電極は 第1基準電圧ラインv1へ接続され、トレイン電極はノードBを経由して第2ト ランジスタ2のソース電極へと接続されている。
第2トランジスタ2のドレイン電極は、出力ノードDへと接続されている。トラ ンジスタ1のゲート電極は第1人力ノードCへ接続され、トランジスタ2のゲー ト電極はコンパレータ3の出力へ接続される。ノードBはコンパレータの反転入 力へ接続され、一方、ノードAはその非反転入力へ接続される。
コンパレータ3は、トランジスタ2のゲートを制御することにより、ノードAの 電圧とノードBの電圧とがほぼ等しく維持されることを保証する。トランジスタ 1はトライオード領域で動作するので、もし入力電圧VCがトランジスタ1のス レショルド電圧よりも十分に高いならば、入力電圧V。が与えられた場合にトラ ンジスタ1を流れるii流は、vA−VCに比例する。トランジスタ2を流れる 電流I2は、その後、第3図に示されているようにトランジスタ8およびトラン ジスタ9により形成されている電流ミラーによって、回路の他の部分へと供給さ れ得る。
もし必要とされる精度が比較的低いならば、コンパレータ3として、第2図に示 されている回路を使用してよい。
この回路は、トランジスタ4およびトランジスタ5からなるロングチイル状(L onp−tai 1ed)の一対のトランジスタを含み、トランジスタ5のゲー トはノードBへ接続され、トランジスタ4のゲートはノードAへと接続される。
これらのトランジスタの共通なソースは、定電流f!6からの供給を受ける。ト ランジスタ4のドレインは、電流ミラー7の入力へ接続されている。コンパレー タ出力に相当する電流ミラー7の出力は、トランジスタ5のドレインへ接続され るとともにトランジスタ2のゲートへも接続される。
第1図の回路は、数多くの用途に応用できる。そうした応用例の1つが第3図に 示されており、トランジスタ2を流れる電流から供給を受ける電流ミラー8.9 の出力電流は、電流1oにより予め設定される値とゼロとの間のいかなる値にで も調節され得る。この配置において、入力電流Ioは、電流ミラー13によって 、トランジスタ12を流れる電流I、へ写される。トランジスタ12のスレショ ルド電圧より遥かに高い値を有する第2基準ラインの給与電圧によりバイアスさ れてトランジスタ12がそのトライオード領域にて動作しているならば、ノード Aに於ける電圧は電流I。に比例する。入力電圧V、は、伝送ゲートエレメント として動作するトランジスタ14を経由して、ノードCへと供給される。トラン ジスタ14にはもう1つのトランジスタ16が並列に接続されており、トランジ スタ16はここではダイオードとして接続されており電流I工を供給される。こ の構成は、ゼロと、第2基準ラインへ加えられる給与電圧VDDの値との間の値 を取り得る電圧VDが、トランジスタ1のスレショルド電圧のいかんにかかわら ず、ノードDに於ける出力電流の値をほぼゼロから10により決定される値まで の範囲内で制御することを可能にする。
第1図の回路の第2応用例が、第4図に示されている。
この場合には、この回路は、プロセスと温度の変化によって変わる値を有する電 流を供給することによって回路内の付加的トランジスタの相互コンダクタンスを 制御するために使用される。
トランジスタを流れる電流Iを とすれば、そのトランジスタの相互フンダクタンスg□は、で与えられる。ここ に、Kは、トランジスタの寸法、プロセスに於けるパラメータ、および温度に依 存するトランジスタの定数である。■はそのゲート電極に於ける電圧であり、V Tはそのスレショルド電圧である。
プロセスに於けるパラメータ、または温度の変動に起因するg、の変化は、電流 Iを適切に制御することにより補償することが出来る。もしも電流lがKに反比 例して変化するならば、一定のq、を得ることが出来る。そのようなN流1を、 第4図に示した回路により実現し得る。
この回路に於いて、入力電流IOは、一定であるかまたは極めてそれに近い。電 流11および電流■3は、電流ミラー13および電流ミラー19により、電流I Oに比例させられる。ノードAに於ける電圧V、は、v真上 2 K12 (V、D−VT ) により与えられる。
したがって、vAはほば1/に12に比例する。同様にして、voは vo七          十v丁 2に17(VDD−VT ) により与えられる。
ところで、制御電流I2の値は 12−に1 [2(■c −■■ ) −vA コ VAで与えられるから、 となり、したがって、トランジスタ18の相互コンダクタと書くことが出来る。
ところで、vDD〉〉v■であるから、90118ハこのように、I2に比例す る電流を供給されるトランジスタの相互フンダクタンスは、そのトランジスタ自 身のKを掛けたものに比例し、プロセスに於ける変動および温度変化にまったく ん右されないか、または殆ど左右されないものとなる。
こうして、この回路は、トランジスタ8およびトランジスタ9によって電流I2 を他方へ写し、この写された電流をトランジスタ18または図示されていない他 のトランジスタへ流し、それらのトランジスタの相互コンダクタンスを一定値に 維持する。
n型のトランジスタ(トランジスタ18)の相互コンダクタンスを制御する電流 I2が、もっばら、同様な電導形式を有するトランジスタの緒特性に依存してい ることに注意を払うべきである。このように、この制御は1、n型トランジスタ とn型トランジスタとのスレショルド電圧の比に依存するものではない。
本発明についての上述の説明に於いては、それらのトライオード領域に於いて動 作するnチャネルMOSトランジスタを使用して達成される2つのパラメータの 乗算についてのみ述べたが、たとえば、n型トランジスタをn型トランジスタに 置き換え、かつ、p型をn型に置き換え、同時に電圧の極性をも反転させた、上 述の回路とは相補的な回路へと反転させても、同様な特色が得られることは明白 である。
FIC,3 補正口の翻訳文提出口(特許法第184条の8)平成1年8月25日 特許庁長官  古 1)文 毅 殿 1、特許出願の表示 PCT/EP88100052 2、発明の名称 CMOSアナログ乗算回路 1988年11月28日 6、添付書類の目録 (1)  補正口の翻訳文               1通−□−T::= :==− 明細書 CMOSアナログ乗算回路 法皇光I 本発明は、2つの入力から与えられる変数の値の積に比例する大きざを有する電 流出力を提供し得るCMOSアナログ乗算回路に関する。0MO3は、相補型金 属酸化膜半導体構造を表わす。
炙兄五里9旦1 アナログ乗算回路はよく知られている。そうした回路の1つが、1986年12 月発行のIEEE Journal of 5olid−3tateCircu its、 Vol、 5C−20,No、 6の第1158頁ないし第1168 頁に説明されている。この回路、および他の同様な回路は、差動入力を有する増 幅器にて処理されることの可能な電圧の差の形で存在する変数の乗算を行うこと が出来る。こうした回路は、正負いずれの符号を有していてもよい入力変数の精 密な乗算を行い得るものと考えられてあり、換言すれば、それらは四象限乗算器 である。それらの動作機構に起因して、入力変数は、差動入力増幅器を適切にバ イアスするに必要な値の直流成分を有する電圧でなければならない。この事実、 および入力変数は差動電圧の形で存在しなければならないという事実が、応用上 の欠点をなしている。
1970年9月発行のInstruments and Control Sy stems。
Volume 43. No、 9の第117頁ないし第119頁にはもう1つ のアナログ乗算回路が説明されており、そこでは、演算増幅器の帰還回路に1つ のトランジスタが置かれ、また、その演算増幅器の出力により駆動される第2の トランジスタが回路の出力を提供する。しかしながらこの回路においては、乗算 されるべき両方の入力変数が演算増幅器の基準レベルと関連していなければなら ない。こうした入力を支える電流と、それに伴う抵抗器とが、チップ上の大きな 領域を専有する。この公知の回路は2象限乗算器であり、4象限乗算器を作るた めに拡張され得る。高精度の4象限乗算を達成する手段としてはこの回路は極め て複雑となり、このことが、比較的高い製造コストをもたらす。
そこで、高精度を必要とせず複雑さの度合いが低く、したがって製造コストの安 い1象限乗算器を作ることが望まれている。
及服Ω皿示 上述の点にかんがみて、本発明は、第1トランジスタと第2トランジスタとを有 するCMOSアナログ乗算回路にして: 上記第1トランジスタの両電流電極は、それぞれ第1基準電圧ラインと第1ノー ドとに接続され:上記第1トランジスタのゲート電極は、使用時において上記第 1トランジスタをそのトライオード領域にて動作させ得る入力電圧を有する第1 人力ノードに接続され:上記第2トランジスタの両電流電極は、それぞれ上記第 1ノードと出力ノードとに接続され:かつ上記出力ノードは、第2基準電圧ライ ンへ接続され;上記乗算回路はざらに、コンパレータを含み:上記コンパレータ は、上記第1ノードにおける第1N圧を第2人力ノードにおける第2N圧と比較 して、上記第1電圧と上記第2電圧とがほぼ等しく保たれるように上記第2トラ ンジスタのゲート電極を制御し:それにより、上記第2トランジスタを流れる電 流が、上記第1人力ノードにおける電圧と上記第2人力ノードにおける電圧との 積に比例する; ようにしたことを特徴とするCMOSアナログ乗算回路を提供するものである。
本発明の1つの実施例においては、上記コンパレータが差動増幅器から成り: 上記差動増幅器は、上記第1ノードに接続されている反転入力と上記M2人カノ ードに接続されている非反転入力とを有し: さらに、上記差動増幅器の出力は、上記第2トランジスタのゲートに接続されて いる。
本発明の第2実施例においては、上記コンパレータが、ロングチイル状の一対の トランジスタを含み:上記ロングチイル状トランジスタ対の各ソース電極にて形 成されるノードが、定電流源へと接続され;上記ロングチイル状トランジスタ対 を形成しているトランジスタのうちの第1のトランジスタのゲートが、上記第2 人力ノードへと接続され: 上記ロングチイル状トランジスタ対を形成しているトランジスタのうちの第2の トランジスタのゲートが、上記第1ノードへと接続され: 上記ロングチイル状トランジスタ対のうちの上記第1のトランジスタのドレイン が、電流ミラー回路の入力へと接続され: 上記電流ミラー回路の出力が、上記ロングチイル状トランジスタ対のうちの上記 第2のトランジスタのドレインへと接続され: 上記ロングチイル状トランジスタ対のうちの上記第2のトランジスタの上記ドレ インが、コンパレータの出力を構成しておりかつ上記第2トランジスタのゲート 電極へと接続される。
本発明の伯の実施例においては、上記出力ノードは、電流ミラー回路を経由して 第2基準ラインへと接続される。
入力ノードへと供給される電圧は入力変数を構成することが可能であり、また、 もし乗算されるべき変数が電流である場合には、入力ノードへ供給される電圧の 一方または双方が、電流から電圧への適切な変換によりもたらされることも可能 である。
請求の範囲 1、 第1トランジスタと第2トランジスタとを有するCMOSアナログ乗算回 路であって: 前記第1トランジスタ(1)の両電流電極は、それぞれ第1基準電圧ライン(v l)と第1ノード(B)とに接続され: 前記第1トランジスタ(1)のゲート電極は、使用時において該第1トランジス タ(1)をそのトライオード領域にて動作させ得る入力電圧を有する第1人力ノ ード(C)に接続され: 前記第2トランジスタ(2)の両電流電極は、それぞれ前記第1ノード(B)と 出力ノード(D)とに接続され;かつ 前記出力ノードは、第2基準電圧ライン(VDD)へ接続される; ことを特徴とし、当該乗算回路はざらに、コンパレータ(3)を含み; 前記コンパレータ(3)は、前記第1ノード(B)における第1電圧を第2人力 ノード(A)における第2電圧と比較して、前記第1電圧と前記第2電圧とがほ ぼ等しく保たれるように前記第2トランジスタ(2)のゲート電極を制御し: それにより、前記第2トランジスタ(2)を流れる電流が、前記第1人力ノード (C)における電圧と前記第2人カノード(A)における電圧との積に比例する :ようにしたことを特徴とするCMOSアナログ乗算回路。
国際調査報告

Claims (1)

  1. 【特許請求の範囲】 1.第1トランジスタと第2トランジスタとを有するCMOSアナログ乗算回路 にむいて: 前記第1トランジスタの両電流電極は、それぞれ第1基準電圧ラインと第1ノー ドとに接続され;前記第1トランジスタのゲート電極は、使用時には前記第1ト ランジスタをそのトライオード領域にて動作させ得る入力電圧を有する第1入力 ノード(C)に接続され;前記第2トランジスタ(2)の両電流電極は、それぞ れ前記第1ノードと出力ノードとに接続され;前記出力ノードは、第2基準電圧 ラインへ接続され;前記乗算回路はさらに、コンパレータ(3)を含み;前記コ ンパレータは、前記第1ノードに於ける第1電圧を第2入力ノードに於ける第2 電圧と比較して前記第1電圧と前記第2電圧とがほほ等しく保たれるように前記 第2トランジスタのゲート電極を制御し; それにより、前記第2トランジスタを流れる電流が、前記第1入力ノードに於け る電圧と前記第2入力ノードに於ける電圧との積に比例する; ようにしたことを特徴とするCMOSアナログ乗算回路。 2.前記コンパレータ(3)が差動増幅器から成り;前記差動増幅器が、前記第 1ノード(B)に接続されている反転入力と、前記第2入力ノード(A)に接続 されている非反転入力とを有し; さらに、前記差動増幅器の出力が、前記第2トランジスタのゲートに接続されて いる; ことを特徴とする請求の範囲第1項記載のCMOSアナログ乗算回路。 3.前記コンパレータ(3)が、ロングテイル状の一対のトランジスタ(4,5 )を含み; 前記ロングテイル状トランジスタ対の各ソース電極にて形成されるノードが、定 電流源(6)へと接続され;前記ロングテイル状トランジスタ対を形成している トランジスタのうちの第1のトランジスタ(4)のゲートが、前記第2入力ノー ド(A)へと接続され;前記ロングテイル状トランジスタ対を形成しているトラ ンジスタのうちの第2のトランジスタ(5)のゲートが、前記第1ノードへと接 続され; 前記ロングテイル状トランジスタ対のうちの前記第1のトランジスタ(4)のド レインが、電流ミラー回路(7)の入力へと接続され: 前記電流ミラー回路(7)の出力が、前記ロングテイル状トランジスタ対のうち の前記第2のトランジスタ(5)のドレインへと接続され; 前記ロングテイル状トランジスタ対のうちの前記第2のトランジスタ(5)の前 記ドレインが、当該コンパレータ(3)の出力を構成しておりかつ前記第2トラ ンジスタ(2)のゲート電極へと接続されている;ことを特徴とする請求の範囲 第1項記載のCMOSアナログ乗算回路。 4.前記出力ノード(D)が、電流ミラー回路(8,9)を経由して、前記第2 基準電圧ライン(VDD)へと接続される; ことを特徴とする請求の範囲第1項ないし第3項のいすれかに記載のCMOSア ナログ乗算回路。 5.前記入力ノード(A,C)のうちの少なくも1つが、電流源(13,19) の出力ノードに接続されるとともに直接的にまたは間接的に第3のトランジスタ (12,17)のドレインにも接続され; 前記第3トランジスタ(12,17)のソースが、前記第1基準電圧ライン(V 1)へ接続され;前記第3トランジスタ(12,17)のゲートが、第2基準電 圧ライン(VDD)へ接続され;前記第2基準電圧ライン(VDD)の電圧が、 使用時において前記第3トランジスタ(12,17)をそのトライオード領域に て動作させるようになっている;ことを特徴とする請求の範囲第1項ないし第4 項のいすれかに記載のCMOSアナログ乗算回路。 6.前記入力ノード(A,C)のうちの少なくとも1つが、前記第3トランジス タ(12)のドレインへ直接的に接続される; ことを特徴とする請求の範囲第5項記載のCMOSアナログ乗算回路。 7.前記入力ノード(A,C)のうちの少なくとも1つが、付加的なトランジス タ(20)のゲートおよびドレインへ接続され; 前記付加的トランジスタ(20)のソースが、前記第3トランジスタ(17)の ドレインへ接続される;ことを特徴とする請求の範囲第5項記載のCMOSアナ ログ乗算回路。 8.前記入力ノード(A,C)のうちの少なくとも1つが、補助的トランジスタ (16)を経由して、補助的入力ノード(VD)へと接続され; 前記補助的トランジスタ(16)のドレインおよびゲートが、前記少なくとも1 つの入力ノードに接続され、かつ、追加的電流源(15)からの供給を受け;か つ前記少なくとも1つの入力ノードがさらに、伝送ゲートの要素を成している相 補的トランジスタ(14)を経由して前記補助的入力ノード(VD)へと接続さ れている;ことを特徴とする請求の範囲第1項ないし第4項記載のCMOSアナ ログ乗算回路。
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