JP3125525B2 - フィルタ回路 - Google Patents
フィルタ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は，抵抗，コンデンサおよ
び演算増幅器によって構成されるフィルタ回路に関す
る。
び演算増幅器によって構成されるフィルタ回路に関す
る。
【０００２】
【従来の技術】図４（ａ），（ｂ）は，従来のフィルタ
回路の一例を示す回路図であり，同図（ａ）は，従来の
フィルタ回路の交流動作を示し，同図（ｂ）は従来のフ
ィルタ回路の直流動作を示す。また，図５は，図４
（ａ），（ｂ）の等価回路を示す回路図である。
回路の一例を示す回路図であり，同図（ａ）は，従来の
フィルタ回路の交流動作を示し，同図（ｂ）は従来のフ
ィルタ回路の直流動作を示す。また，図５は，図４
（ａ），（ｂ）の等価回路を示す回路図である。
【０００３】図４（ａ），（ｂ）において，４０１は第
１の抵抗（抵抗値をＲ１とする），４０２は第２の抵抗
（抵抗値をＲ２とする），４０３は第３の抵抗（抵抗値
をＲ３とする），４０４はコンデンサ（容量をＣ１とす
る），４０５は演算増幅器（以下，ＡＭＰと記載す
る），４０６は第１のノード，４０７は第２のノード，
４０８は第３のノード，４０９は回路全体の入力用端
子，４１０は回路全体の出力用端子，４１１は電源電位
を示す。
１の抵抗（抵抗値をＲ１とする），４０２は第２の抵抗
（抵抗値をＲ２とする），４０３は第３の抵抗（抵抗値
をＲ３とする），４０４はコンデンサ（容量をＣ１とす
る），４０５は演算増幅器（以下，ＡＭＰと記載す
る），４０６は第１のノード，４０７は第２のノード，
４０８は第３のノード，４０９は回路全体の入力用端
子，４１０は回路全体の出力用端子，４１１は電源電位
を示す。
【０００４】同図（ａ）において，入力用端子４０９
に，交流信号電圧ｖｉを印加すると，第１の抵抗４０１
に交流電流ｉ１が流れる。また，この交流電流ｉ１が，
第２の抵抗４０２に流れる交流電流ｉ２および第３の抵
抗４０３に流れる交流電流ｉ３に分流する。
に，交流信号電圧ｖｉを印加すると，第１の抵抗４０１
に交流電流ｉ１が流れる。また，この交流電流ｉ１が，
第２の抵抗４０２に流れる交流電流ｉ２および第３の抵
抗４０３に流れる交流電流ｉ３に分流する。
【０００５】第１のノード４０６の入力用端子４０９側
から見たインピーダンスＺｉは，第１のノード４０６の
電位をｖｉ’とすると，
から見たインピーダンスＺｉは，第１のノード４０６の
電位をｖｉ’とすると，
【０００６】
【数１】 となる。ここで，ｉ２は式（２）で表すことができる。
【０００７】
【数２】
【０００８】また，ＡＭＰ４０５の入力電圧を成す第２
のノード４０７および第３のノード４０８の電位は互い
に等しくなることから，ｉ３は式（３）で表される。
のノード４０７および第３のノード４０８の電位は互い
に等しくなることから，ｉ３は式（３）で表される。
【０００９】
【数３】
【００１０】従って，上記の式（１），（２），（３）
より，インピーダンスＺｉは，式（４）に示すように書
き換えることができる。
より，インピーダンスＺｉは，式（４）に示すように書
き換えることができる。
【００１１】
【数４】
【００１２】換言すれば，式（４）よりインピーダンス
Ｚｉは，図５に示すように，第２の抵抗４０２および第
３の抵抗４０３の並列抵抗と等しい等価抵抗（抵抗値を
ＲＡとする）５０１と，等価抵抗５０１に直列に接続さ
れ，コンデンサ４０４の容量Ｃ１を（１＋Ｒ２／Ｒ３）
倍した容量（ＣＡ）と等しい等価コンデンサ５０２とを
有する回路に書き換えられる。
Ｚｉは，図５に示すように，第２の抵抗４０２および第
３の抵抗４０３の並列抵抗と等しい等価抵抗（抵抗値を
ＲＡとする）５０１と，等価抵抗５０１に直列に接続さ
れ，コンデンサ４０４の容量Ｃ１を（１＋Ｒ２／Ｒ３）
倍した容量（ＣＡ）と等しい等価コンデンサ５０２とを
有する回路に書き換えられる。
【００１３】従って，この種のフィルタ回路の時定数τ
は， τ＝（Ｒ１＋ＲＡ）ＣＡ ‥‥‥‥（５） として決定されることから，第２の抵抗４０２（抵抗値
Ｒ２）および第３の抵抗４０３（抵抗値Ｒ３）との抵抗
比を任意の値ｋ（ｋ＝Ｒ２／Ｒ３）に設定することによ
り，コンデンサ４０４の容量Ｃ１を（１＋ｋ）倍した容
量ＣＡのコンデンサ５０２を等価的に実現できるため，
回路の時定数を大きくすることが可能となる。
は， τ＝（Ｒ１＋ＲＡ）ＣＡ ‥‥‥‥（５） として決定されることから，第２の抵抗４０２（抵抗値
Ｒ２）および第３の抵抗４０３（抵抗値Ｒ３）との抵抗
比を任意の値ｋ（ｋ＝Ｒ２／Ｒ３）に設定することによ
り，コンデンサ４０４の容量Ｃ１を（１＋ｋ）倍した容
量ＣＡのコンデンサ５０２を等価的に実現できるため，
回路の時定数を大きくすることが可能となる。
【００１４】
【発明が解決しようとする課題】しかしながら，このよ
うな従来のフィルタ回路では，図４（ｂ）に示される直
流動作の場合に，ＡＭＰ４０５の持つ固有のオフセット
電圧が（１＋Ｒ１／Ｒ３）倍されて，入力用端子４０９
および出力用端子４１０間の入出力オフセット電圧が大
きくなるという問題を有していた。
うな従来のフィルタ回路では，図４（ｂ）に示される直
流動作の場合に，ＡＭＰ４０５の持つ固有のオフセット
電圧が（１＋Ｒ１／Ｒ３）倍されて，入力用端子４０９
および出力用端子４１０間の入出力オフセット電圧が大
きくなるという問題を有していた。
【００１５】具体的には，図４（ｂ）に示される従来の
フィルタ回路の直流動作において，ＡＭＰ４０５が固有
のオフセット電圧Ｖｏｓ１を持つ場合，第１のノード４
０６を第３の抵抗４０３側から見た直流インピーダンス
は，第１の抵抗４０１側がＲ１であるのに対し，第２の
抵抗４０２側は無限大となるため，第１のノード４０６
と第２のノード４０７が等しくなる。このため，第３の
抵抗４０３の両端に電位差Ｖｏｓ１が発生し，この電位
差Ｖｏｓ１によってオフセット電流Ｉｏｓが，Ｖｏｓ１
の極性によりＡＭＰ４０５のシンクあるいはソース電流
として生じる。このときのオフセット電流Ｉｏｓは，式
（６）に示すようになる。
フィルタ回路の直流動作において，ＡＭＰ４０５が固有
のオフセット電圧Ｖｏｓ１を持つ場合，第１のノード４
０６を第３の抵抗４０３側から見た直流インピーダンス
は，第１の抵抗４０１側がＲ１であるのに対し，第２の
抵抗４０２側は無限大となるため，第１のノード４０６
と第２のノード４０７が等しくなる。このため，第３の
抵抗４０３の両端に電位差Ｖｏｓ１が発生し，この電位
差Ｖｏｓ１によってオフセット電流Ｉｏｓが，Ｖｏｓ１
の極性によりＡＭＰ４０５のシンクあるいはソース電流
として生じる。このときのオフセット電流Ｉｏｓは，式
（６）に示すようになる。
【００１６】
【数５】
【００１７】また，第１のノード４０６の第３の抵抗４
０３側から見た直流インピーダンスは，第１の抵抗４０
１側がＲ１であるのに対して，第２の抵抗４０２側は無
限大となるため，オフセット電流Ｉｏｓは全て第１の抵
抗４０１を流れてしまい，第１の抵抗４０１の両端に電
圧Ｖｏｓ２が発生する。このときのＶｏｓ２は， Ｖｏｓ２＝Ｒ１・Ｉｏｓ＝（Ｒ１／Ｒ３）Ｖｏｓ１‥‥‥（７） となる。
０３側から見た直流インピーダンスは，第１の抵抗４０
１側がＲ１であるのに対して，第２の抵抗４０２側は無
限大となるため，オフセット電流Ｉｏｓは全て第１の抵
抗４０１を流れてしまい，第１の抵抗４０１の両端に電
圧Ｖｏｓ２が発生する。このときのＶｏｓ２は， Ｖｏｓ２＝Ｒ１・Ｉｏｓ＝（Ｒ１／Ｒ３）Ｖｏｓ１‥‥‥（７） となる。
【００１８】従って，入力用端子４０９および出力用端
子４１０間の入出力オフセット電圧Ｖｏｓは， Ｖｏｓ＝Ｖｏｓ１＋Ｖｏｓ2 ＝（１＋Ｒ１／Ｒ３）×Ｖｏｓ１‥‥（８） となる。
子４１０間の入出力オフセット電圧Ｖｏｓは， Ｖｏｓ＝Ｖｏｓ１＋Ｖｏｓ2 ＝（１＋Ｒ１／Ｒ３）×Ｖｏｓ１‥‥（８） となる。
【００１９】このため，ＡＭＰ４０５の持つ固有のオフ
セット電圧が（１＋Ｒ１／Ｒ３）倍されて，入出力オフ
セット電圧として現れてしまう。
セット電圧が（１＋Ｒ１／Ｒ３）倍されて，入出力オフ
セット電圧として現れてしまう。
【００２０】また，図４（ａ）に示される従来のフィル
タ回路の交流動作において，第１の抵抗４０１およびコ
ンデンサ４０４の値を一定の値に設定し，より大きな倍
加係数を有した時定数回路を実現しようとすると，第２
の抵抗４０２と第３の抵抗４０３の抵抗比ｋ（ｋ＝Ｒ２
／Ｒ３）をより大きな値にしなければならず，抵抗の一
方の値を相対的に極めて大きな値あるいは極めて小さな
値とする必要があるため，抵抗の大きさがＩＣ化を実現
するには困難な大きさとなってしまうという問題があっ
た。
タ回路の交流動作において，第１の抵抗４０１およびコ
ンデンサ４０４の値を一定の値に設定し，より大きな倍
加係数を有した時定数回路を実現しようとすると，第２
の抵抗４０２と第３の抵抗４０３の抵抗比ｋ（ｋ＝Ｒ２
／Ｒ３）をより大きな値にしなければならず，抵抗の一
方の値を相対的に極めて大きな値あるいは極めて小さな
値とする必要があるため，抵抗の大きさがＩＣ化を実現
するには困難な大きさとなってしまうという問題があっ
た。
【００２１】また，上記抵抗比ｋをより大きな値で実現
した場合でも，第３の抵抗４０３の抵抗値を小さくする
と，相対的に第１の抵抗４０１と第３の抵抗４０３の抵
抗比が大きくなり，結果として入力用端子４０９と出力
用端子４１０との間の入出力オフセット電圧Ｖｏｓが大
きくなってしまうという問題があった。
した場合でも，第３の抵抗４０３の抵抗値を小さくする
と，相対的に第１の抵抗４０１と第３の抵抗４０３の抵
抗比が大きくなり，結果として入力用端子４０９と出力
用端子４１０との間の入出力オフセット電圧Ｖｏｓが大
きくなってしまうという問題があった。
【００２２】本発明は上記に鑑みてなされたものであっ
て，入出力オフセット電圧を低減できるフィルタ回路を
提供することを目的とする。
て，入出力オフセット電圧を低減できるフィルタ回路を
提供することを目的とする。
【００２３】また，本発明は上記に鑑みてなされたもの
であって，ＩＣ化が困難な大きな抵抗値あるいは小さな
抵抗値の抵抗を使用することなく，かつ，コンデンサの
容量を大きくすることなく，倍加係数を大きくできるフ
ィルタ回路を提供することを目的とする。
であって，ＩＣ化が困難な大きな抵抗値あるいは小さな
抵抗値の抵抗を使用することなく，かつ，コンデンサの
容量を大きくすることなく，倍加係数を大きくできるフ
ィルタ回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】本発明は上記の目的を達
成するために，時定数を決める抵抗およびコンデンサ
と，前記コンデンサの容量を等価的に大きくするために
用いる電流倍加回路とで構成されるフィルタ回路におい
て，回路全体の入力用端子に一端が接続された第１の抵
抗と，前記第１の抵抗の他端に一端が接続された第２の
抵抗と，前記第２の抵抗の他端と電源電位との間に接続
された第１のコンデンサと，非反転入力部を前記第２の
抵抗と前記第１のコンデンサとの接続点に接続し，出力
部と反転入力部間に負帰還をかけた第１の演算増幅器
と，前記第１の抵抗と前記第２の抵抗との接続点と前記
第１の演算増幅器の出力部の接続点に接続された第３の
抵抗と，前記第３の抵抗と前記第１の演算増幅器の出力
部の接続点に接続された回路全体の出力用端子と，一方
の入力部を前記入力用端子に接続し，他方の入力部を第
１の演算増幅器の反転入力部に接続した比較回路と，前
記比較回路の出力部に入力部が接続され，前記第１の抵
抗と前記第２の抵抗との接続点に出力部が接続され，前
記比較回路による比較結果に基づき電流を制御する電圧
制御電流源とを備えたフィルタ回路を提供するものであ
る。
成するために，時定数を決める抵抗およびコンデンサ
と，前記コンデンサの容量を等価的に大きくするために
用いる電流倍加回路とで構成されるフィルタ回路におい
て，回路全体の入力用端子に一端が接続された第１の抵
抗と，前記第１の抵抗の他端に一端が接続された第２の
抵抗と，前記第２の抵抗の他端と電源電位との間に接続
された第１のコンデンサと，非反転入力部を前記第２の
抵抗と前記第１のコンデンサとの接続点に接続し，出力
部と反転入力部間に負帰還をかけた第１の演算増幅器
と，前記第１の抵抗と前記第２の抵抗との接続点と前記
第１の演算増幅器の出力部の接続点に接続された第３の
抵抗と，前記第３の抵抗と前記第１の演算増幅器の出力
部の接続点に接続された回路全体の出力用端子と，一方
の入力部を前記入力用端子に接続し，他方の入力部を第
１の演算増幅器の反転入力部に接続した比較回路と，前
記比較回路の出力部に入力部が接続され，前記第１の抵
抗と前記第２の抵抗との接続点に出力部が接続され，前
記比較回路による比較結果に基づき電流を制御する電圧
制御電流源とを備えたフィルタ回路を提供するものであ
る。
【００２５】
【作用】本発明のフィルタ回路は，比較回路によって，
入力用端子と第１の演算増幅器の反転入力部との間の電
圧を検出・比較し，その比較結果に基づいて電圧制御電
流源が前記入力用端子と第１の演算増幅器の反転入力部
との間の電圧と逆の極性の電圧を発生して電流を供給す
ることにより，第１の抵抗に流れる電流を抑制する。
入力用端子と第１の演算増幅器の反転入力部との間の電
圧を検出・比較し，その比較結果に基づいて電圧制御電
流源が前記入力用端子と第１の演算増幅器の反転入力部
との間の電圧と逆の極性の電圧を発生して電流を供給す
ることにより，第１の抵抗に流れる電流を抑制する。
【００２６】
【実施例】以下，本発明のフィルタ回路の一実施例につ
いて，図面を参照して詳細に説明する。
いて，図面を参照して詳細に説明する。
【００２７】図１は本実施例のフィルタ回路の回路図を
示し，図２は本実施例のフィルタ回路の直流動作を示
し，図３は本実施例のフィルタ回路の交流動作を示す説
明図である。
示し，図２は本実施例のフィルタ回路の直流動作を示
し，図３は本実施例のフィルタ回路の交流動作を示す説
明図である。
【００２８】図１において，１０６は回路全体の入力用
端子，１０１は入力用端子１０６に一端が接続された第
１の抵抗（抵抗値をＲ１とする），１０２は第１の抵抗
１０１の他端に一端が接続された第２の抵抗（抵抗値を
Ｒ２とする），１０３は第１の抵抗１０１の他端に一端
が接続された第３の抵抗（抵抗値をＲ３とする），１０
４は第２の抵抗１０２の他端と電源電位１１６との間に
接続されたコンデンサ（容量をＣ１とする），１０５は
非反転入力部を第２の抵抗１０２とコンデンサ１０４と
の接続点に接続し，出力部と反転入力部間に負帰還をか
けた演算増幅器（ＡＭＰ１），１０７は第３の抵抗１０
３と演算増幅器（ＡＭＰ１）１０５の出力部の接続点に
接続された回路全体の出力用端子，１０８は第４の抵抗
（抵抗値をＲ４とする），１０９は演算増幅器（ＡＭＰ
２），１１０は第５の抵抗（抵抗値をＲ５とする），１
１１は第６の抵抗（抵抗値をＲ６とする），１１２は動
作速度を極めて低く設計されている演算増幅器（ＡＭＰ
４），１１３は演算増幅器（ＡＭＰ３），１１４は第７
の抵抗（抵抗値をＲ７とする），１１５は第８の抵抗
（抵抗値をＲ８とする），１１６は電源電位を示す。ま
た，１１７は第１のノード，１１８は第２のノード，１
１９は第３のノード，１２０は第４のノード，１２１は
第５のノードを示す。
端子，１０１は入力用端子１０６に一端が接続された第
１の抵抗（抵抗値をＲ１とする），１０２は第１の抵抗
１０１の他端に一端が接続された第２の抵抗（抵抗値を
Ｒ２とする），１０３は第１の抵抗１０１の他端に一端
が接続された第３の抵抗（抵抗値をＲ３とする），１０
４は第２の抵抗１０２の他端と電源電位１１６との間に
接続されたコンデンサ（容量をＣ１とする），１０５は
非反転入力部を第２の抵抗１０２とコンデンサ１０４と
の接続点に接続し，出力部と反転入力部間に負帰還をか
けた演算増幅器（ＡＭＰ１），１０７は第３の抵抗１０
３と演算増幅器（ＡＭＰ１）１０５の出力部の接続点に
接続された回路全体の出力用端子，１０８は第４の抵抗
（抵抗値をＲ４とする），１０９は演算増幅器（ＡＭＰ
２），１１０は第５の抵抗（抵抗値をＲ５とする），１
１１は第６の抵抗（抵抗値をＲ６とする），１１２は動
作速度を極めて低く設計されている演算増幅器（ＡＭＰ
４），１１３は演算増幅器（ＡＭＰ３），１１４は第７
の抵抗（抵抗値をＲ７とする），１１５は第８の抵抗
（抵抗値をＲ８とする），１１６は電源電位を示す。ま
た，１１７は第１のノード，１１８は第２のノード，１
１９は第３のノード，１２０は第４のノード，１２１は
第５のノードを示す。
【００２９】また，本実施例では，演算増幅器（ＡＭＰ
４）１１２，演算増幅器（ＡＭＰ３）１１３，第７の抵
抗１１４，第８の抵抗１１５および第６の抵抗１１１に
よって比較回路２００が構成されており，比較回路２０
０の一方の入力部が入力用端子１０６に接続され，他方
の入力部が演算増幅器（ＡＭＰ１）１０５の反転入力部
に接続されている。
４）１１２，演算増幅器（ＡＭＰ３）１１３，第７の抵
抗１１４，第８の抵抗１１５および第６の抵抗１１１に
よって比較回路２００が構成されており，比較回路２０
０の一方の入力部が入力用端子１０６に接続され，他方
の入力部が演算増幅器（ＡＭＰ１）１０５の反転入力部
に接続されている。
【００３０】さらに，演算増幅器（ＡＭＰ２）１０９，
第４の抵抗１０８および第５の抵抗１１０によって電圧
制御電流源３００が構成されており，電圧制御電流源３
００の一方の入力部が比較回路２００の出力部に接続さ
れ，出力部が第１の抵抗１０１と第２の抵抗１０２との
接続点に接続されている。
第４の抵抗１０８および第５の抵抗１１０によって電圧
制御電流源３００が構成されており，電圧制御電流源３
００の一方の入力部が比較回路２００の出力部に接続さ
れ，出力部が第１の抵抗１０１と第２の抵抗１０２との
接続点に接続されている。
【００３１】以上の構成において，フィルタ回路の直
流動作，フィルタ回路の交流動作の順にその動作を説
明する。
流動作，フィルタ回路の交流動作の順にその動作を説
明する。
【００３２】フィルタ回路の直流動作 先ず，本実施例のフィルタ回路の直流動作の説明に先立
って，図２に示されるフィルタ回路において，比較回路
２００および電圧制御電流源３００により構成される負
帰還ループ回路がない場合の直流動作について説明す
る。演算増幅器（ＡＭＰ１）１０５が固有のオフセット
電圧Ｖｏｓ１を持つ場合，第２のノード１１８を第３の
抵抗１０３側から見た直流インピーダンスは，第１の抵
抗１０１側がＲ１であるのに対し，第２の抵抗１０２側
は無限大となるため，第２のノード１１８と第３のノー
ド１１９が等しくなる。このため，第３の抵抗１０３の
両端に電位差Ｖｏｓ１が発生する。そして，オフセット
電流Ｉｏｓが，Ｖｏｓ１の極性によって演算増幅器（Ａ
ＭＰ１）１０５のシンクあるいはソース電流として生じ
る。このときのオフセット電流Ｉｏｓは， Ｉｏｓ＝Ｖｏｓ１／Ｒ３‥‥‥‥‥（９） となる。
って，図２に示されるフィルタ回路において，比較回路
２００および電圧制御電流源３００により構成される負
帰還ループ回路がない場合の直流動作について説明す
る。演算増幅器（ＡＭＰ１）１０５が固有のオフセット
電圧Ｖｏｓ１を持つ場合，第２のノード１１８を第３の
抵抗１０３側から見た直流インピーダンスは，第１の抵
抗１０１側がＲ１であるのに対し，第２の抵抗１０２側
は無限大となるため，第２のノード１１８と第３のノー
ド１１９が等しくなる。このため，第３の抵抗１０３の
両端に電位差Ｖｏｓ１が発生する。そして，オフセット
電流Ｉｏｓが，Ｖｏｓ１の極性によって演算増幅器（Ａ
ＭＰ１）１０５のシンクあるいはソース電流として生じ
る。このときのオフセット電流Ｉｏｓは， Ｉｏｓ＝Ｖｏｓ１／Ｒ３‥‥‥‥‥（９） となる。
【００３３】この際，オフセット電流Ｉｏｓは，全て第
１の抵抗１０１に流れてしまい，第１の抵抗１０１の両
端に電圧Ｖｏｓ２が発生する。この時の電圧Ｖｏｓ２
は，式（１０）で示すようになる。
１の抵抗１０１に流れてしまい，第１の抵抗１０１の両
端に電圧Ｖｏｓ２が発生する。この時の電圧Ｖｏｓ２
は，式（１０）で示すようになる。
【００３４】
【数６】
【００３５】従って，入力用端子１０６と出力用端子１
０７との間の入出力オフセット電圧Ｖｏｓは，式（１
１）で示すようになる。
０７との間の入出力オフセット電圧Ｖｏｓは，式（１
１）で示すようになる。
【００３６】
【数７】
【００３７】このため，演算増幅器（ＡＭＰ１）１０５
の持つ固有のオフセット電圧が，（１＋Ｒ１／Ｒ３）倍
されて，入力用端子１０６と出力用端子１０７との間に
現れる。
の持つ固有のオフセット電圧が，（１＋Ｒ１／Ｒ３）倍
されて，入力用端子１０６と出力用端子１０７との間に
現れる。
【００３８】ところが，比較回路２００および電圧制御
電流源３００により構成される負帰還ループ回路がある
場合には，第１のノード１１７の電位が比較回路２００
を構成する演算増幅器（ＡＭＰ４）１１２の非反転入力
部に印加される。演算増幅器（ＡＭＰ４）１１２の出力
は，第８の抵抗１１５を介して，比較回路２００内の演
算増幅器（ＡＭＰ３）１１３で構成される反転増幅回路
の反転入力部に入力される。この際，演算増幅器（ＡＭ
Ｐ３）１１３の非反転入力部の電位は，第４のノード１
２０と同電位である。反転入力部と非反転入力部との間
には第１のノード１１７と第４のノード１２０との電位
差ΔＶｏｓが入力されるため，出力ΔＶｏ１は，式（１
２）に示すようになる。
電流源３００により構成される負帰還ループ回路がある
場合には，第１のノード１１７の電位が比較回路２００
を構成する演算増幅器（ＡＭＰ４）１１２の非反転入力
部に印加される。演算増幅器（ＡＭＰ４）１１２の出力
は，第８の抵抗１１５を介して，比較回路２００内の演
算増幅器（ＡＭＰ３）１１３で構成される反転増幅回路
の反転入力部に入力される。この際，演算増幅器（ＡＭ
Ｐ３）１１３の非反転入力部の電位は，第４のノード１
２０と同電位である。反転入力部と非反転入力部との間
には第１のノード１１７と第４のノード１２０との電位
差ΔＶｏｓが入力されるため，出力ΔＶｏ１は，式（１
２）に示すようになる。
【００３９】
【数８】
【００４０】次に，ΔＶｏ１は，第６の抵抗１１１を介
して，電圧制御電流源３００の演算増幅器（ＡＭＰ２）
１０９の反転入力部に入力される。ここで，電圧制御電
流源３００は図示から明らかなように電流倍加回路（以
下，第２の電流倍加回路と記載する）である。この時の
演算増幅器（ＡＭＰ２）１０９の基準電圧は第３のノー
ド１１９の電位である。演算増幅器（ＡＭＰ２）１０９
の出力部には，式（１３）に示すようにΔＶｏｓ２が発
生し，第４の抵抗１０８には電流Ｉｎが流れはじめる。
して，電圧制御電流源３００の演算増幅器（ＡＭＰ２）
１０９の反転入力部に入力される。ここで，電圧制御電
流源３００は図示から明らかなように電流倍加回路（以
下，第２の電流倍加回路と記載する）である。この時の
演算増幅器（ＡＭＰ２）１０９の基準電圧は第３のノー
ド１１９の電位である。演算増幅器（ＡＭＰ２）１０９
の出力部には，式（１３）に示すようにΔＶｏｓ２が発
生し，第４の抵抗１０８には電流Ｉｎが流れはじめる。
【００４１】
【数９】
【００４２】ここで，電流Ｉｎは演算増幅器（ＡＭＰ
１）１０５のオフセット電圧により発生するオフセット
電流Ｉｏｓを補う方向に流れるため，演算増幅器（ＡＭ
Ｐ１）１０５と第３の抵抗１０３の間に発生する電圧
と，第４の抵抗１０８の両端に発生する電圧との関係
は，第２のノード１１８を基準として，極性は逆とな
る。
１）１０５のオフセット電圧により発生するオフセット
電流Ｉｏｓを補う方向に流れるため，演算増幅器（ＡＭ
Ｐ１）１０５と第３の抵抗１０３の間に発生する電圧
と，第４の抵抗１０８の両端に発生する電圧との関係
は，第２のノード１１８を基準として，極性は逆とな
る。
【００４３】ここで，例えば，｜Ｉｏｓ｜＞｜Ｉｎ｜の
場合には，電流Ｉｎが，入力用端子１０６から供給され
ていたオフセット電流Ｉｏｓを補い，第１の抵抗１０１
を流れる電流が抑制され，入出力オフセット電圧Ｖｏｓ
は減少してゆく。
場合には，電流Ｉｎが，入力用端子１０６から供給され
ていたオフセット電流Ｉｏｓを補い，第１の抵抗１０１
を流れる電流が抑制され，入出力オフセット電圧Ｖｏｓ
は減少してゆく。
【００４４】この後，電流Ｉｎの供給が｜Ｉｏｓ｜＜｜
Ｉｎ｜となった場合には，余分な電流Ｉｎは，第１の抵
抗１０１を流れはじめ，入出力オフセット電圧Ｖｏｓに
対して逆の極性を持つ入出力オフセット電圧Ｖｏｓ’が
増加しはじめる。ところが，前述した負帰還ループ回路
によって入出力オフセット電圧Ｖｏｓ’も減少する。
Ｉｎ｜となった場合には，余分な電流Ｉｎは，第１の抵
抗１０１を流れはじめ，入出力オフセット電圧Ｖｏｓに
対して逆の極性を持つ入出力オフセット電圧Ｖｏｓ’が
増加しはじめる。ところが，前述した負帰還ループ回路
によって入出力オフセット電圧Ｖｏｓ’も減少する。
【００４５】従って，最終的に，第３の抵抗１０３と第
４の抵抗１０８の両端の電位は，第２のノード１１８を
基準として逆の極性を持ち，かつ，同電位の状態で平衡
する。この時，第１の抵抗１０１には電流は流れないた
め，入出力オフセット電圧Ｖｏｓは小さくなる。
４の抵抗１０８の両端の電位は，第２のノード１１８を
基準として逆の極性を持ち，かつ，同電位の状態で平衡
する。この時，第１の抵抗１０１には電流は流れないた
め，入出力オフセット電圧Ｖｏｓは小さくなる。
【００４６】フィルタ回路の交流動作 次に，図３を参照して，本実施例の交流動作について説
明する。フィルタ回路の入出力オフセット電圧が小さい
状態，すなわち，直流的に平衡な状態であるとした場
合，入力用端子１０６に印加した交流信号電流は，演算
増幅器（ＡＭＰ４）１１２の動作速度が極めて低いた
め，演算増幅器（ＡＭＰ４）１１２を通過できない。従
って，交流信号電流は，交流信号電流ｉ１として全て第
１の抵抗１０１を通過し，第２の抵抗１０２，第３の抵
抗１０３および第４の抵抗１０８で分流される。この時
のそれぞれの交流信号電流をｉ２，ｉ３，ｉ４とする。
明する。フィルタ回路の入出力オフセット電圧が小さい
状態，すなわち，直流的に平衡な状態であるとした場
合，入力用端子１０６に印加した交流信号電流は，演算
増幅器（ＡＭＰ４）１１２の動作速度が極めて低いた
め，演算増幅器（ＡＭＰ４）１１２を通過できない。従
って，交流信号電流は，交流信号電流ｉ１として全て第
１の抵抗１０１を通過し，第２の抵抗１０２，第３の抵
抗１０３および第４の抵抗１０８で分流される。この時
のそれぞれの交流信号電流をｉ２，ｉ３，ｉ４とする。
【００４７】このため，第２のノード１１８の入力用端
子１０６側からみたインピーダンスＺｉは，第２のノー
ド１１８の電位をｖｉ’とすると，式（１４）で示すよ
うになる。
子１０６側からみたインピーダンスＺｉは，第２のノー
ド１１８の電位をｖｉ’とすると，式（１４）で示すよ
うになる。
【００４８】
【数１０】
【００４９】ここで，交流信号電流ｉ２は，式（１５）
で表すことができる。
で表すことができる。
【００５０】
【数１１】
【００５１】また，演算増幅器（ＡＭＰ１）１０５と演
算増幅器（ＡＭＰ２）１０９は，非反転入力部どうしが
接続され，演算増幅器（ＡＭＰ１）１０５の反転入力部
が演算増幅器（ＡＭＰ３）１１３の非反転入力部に接続
され，演算増幅器（ＡＭＰ２）１０９の反転入力部が演
算増幅器（ＡＭＰ３）１１３の出力部に接続されてい
る。また，比較回路２００を構成する演算増幅器（ＡＭ
Ｐ３）１１３の反転入力部，非反転入力部および出力部
の各電位は等しい。このため，演算増幅器（ＡＭＰ１）
１０５の反転入力部と演算増幅器（ＡＭＰ２）１０９の
反転入力部とは同電位となり，２つの演算増幅器（ＡＭ
Ｐ１）１０５および演算増幅器（ＡＭＰ２）１０９の出
力部，反転入力部，非反転入力部の電位は全て等しくな
る。従って，第３のノード１１９，第４のノード１２０
および第５のノード１２１は同電位となり，第２の抵抗
１０２，第３の抵抗１０３，第４の抵抗１０８は並列に
接続されていると考えられ，交流電流信号ｉ３，ｉ４
は，式（１６），（１７）に示すようになる。
算増幅器（ＡＭＰ２）１０９は，非反転入力部どうしが
接続され，演算増幅器（ＡＭＰ１）１０５の反転入力部
が演算増幅器（ＡＭＰ３）１１３の非反転入力部に接続
され，演算増幅器（ＡＭＰ２）１０９の反転入力部が演
算増幅器（ＡＭＰ３）１１３の出力部に接続されてい
る。また，比較回路２００を構成する演算増幅器（ＡＭ
Ｐ３）１１３の反転入力部，非反転入力部および出力部
の各電位は等しい。このため，演算増幅器（ＡＭＰ１）
１０５の反転入力部と演算増幅器（ＡＭＰ２）１０９の
反転入力部とは同電位となり，２つの演算増幅器（ＡＭ
Ｐ１）１０５および演算増幅器（ＡＭＰ２）１０９の出
力部，反転入力部，非反転入力部の電位は全て等しくな
る。従って，第３のノード１１９，第４のノード１２０
および第５のノード１２１は同電位となり，第２の抵抗
１０２，第３の抵抗１０３，第４の抵抗１０８は並列に
接続されていると考えられ，交流電流信号ｉ３，ｉ４
は，式（１６），（１７）に示すようになる。
【００５２】
【数１２】
【００５３】従って，インピーダンスＺｉは，式（１
４）〜（１７）より，式（１８）のように書き換えられ
る。
４）〜（１７）より，式（１８）のように書き換えられ
る。
【００５４】
【数１３】
【００５５】ここで，（Ｒ２‖Ｒ３‖Ｒ４）は第２の抵
抗（Ｒ２）１０２，第３の抵抗（Ｒ３）１０３，第４の
抵抗（Ｒ４）１０８の並列合成抵抗，（Ｒ３‖Ｒ４）は
第３の抵抗（Ｒ３）１０３，第４の抵抗（Ｒ４）１０８
の並列合成抵抗である。これを，図５に示した等価回路
に対応づけると，等価抵抗（ＲＡ）５０１は，第２の抵
抗（Ｒ２）１０２，第３の抵抗（Ｒ３）１０３，第４の
抵抗（Ｒ４）１０８の並列合成抵抗に対応し，等価コン
デンサ（ＣＡ）５０２は，コンデンサ（Ｃ１）１０４の
（１＋（Ｒ２）／（Ｒ３‖Ｒ４））倍になる。
抗（Ｒ２）１０２，第３の抵抗（Ｒ３）１０３，第４の
抵抗（Ｒ４）１０８の並列合成抵抗，（Ｒ３‖Ｒ４）は
第３の抵抗（Ｒ３）１０３，第４の抵抗（Ｒ４）１０８
の並列合成抵抗である。これを，図５に示した等価回路
に対応づけると，等価抵抗（ＲＡ）５０１は，第２の抵
抗（Ｒ２）１０２，第３の抵抗（Ｒ３）１０３，第４の
抵抗（Ｒ４）１０８の並列合成抵抗に対応し，等価コン
デンサ（ＣＡ）５０２は，コンデンサ（Ｃ１）１０４の
（１＋（Ｒ２）／（Ｒ３‖Ｒ４））倍になる。
【００５６】従って，電流倍加回路を，第１の演算増幅
器（ＡＭＰ１）１０５を含む電流倍加回路および第２の
電流倍加回路（電圧制御電流源３００）の２段にするこ
とにより，１段においてコンデンサの倍加係数が（１＋
Ｒ２／Ｒ３）であるのに対して，同じ大きさの抵抗値Ｒ
２とＲ３を用いた場合，（１＋（Ｒ２）／（Ｒ３‖Ｒ
４））となり，コンデンサの倍加係数は大きくなってい
る。
器（ＡＭＰ１）１０５を含む電流倍加回路および第２の
電流倍加回路（電圧制御電流源３００）の２段にするこ
とにより，１段においてコンデンサの倍加係数が（１＋
Ｒ２／Ｒ３）であるのに対して，同じ大きさの抵抗値Ｒ
２とＲ３を用いた場合，（１＋（Ｒ２）／（Ｒ３‖Ｒ
４））となり，コンデンサの倍加係数は大きくなってい
る。
【００５７】前述したように本実施例では，直流動作に
おいて，電流倍加回路を構成する演算増幅器の反転入力
部と非反転入力部との間に発生するオフセット電圧に起
因するオフセット電流を，負帰還ループ回路から電流を
供給することにより，入力用端子側から供給されるオフ
セット電流を抑制し，フィルタ回路の入出力間に発生す
る入出力オフセット電圧を小さくできる。
おいて，電流倍加回路を構成する演算増幅器の反転入力
部と非反転入力部との間に発生するオフセット電圧に起
因するオフセット電流を，負帰還ループ回路から電流を
供給することにより，入力用端子側から供給されるオフ
セット電流を抑制し，フィルタ回路の入出力間に発生す
る入出力オフセット電圧を小さくできる。
【００５８】さらに，交流動作において，交流信号電流
を演算増幅器で構成される２段の電流倍加回路に分流す
ることにより，電流倍加回路１段で同じ抵抗，コンデン
サ，演算増幅器で構成されるフィルタ回路に比べて，大
きな容量倍加係数を持つことになり，等価容量を大きく
できる。このため，抵抗あるいはコンデンサを従来回路
より小さくでき，ＩＣ化が一層容易になる。
を演算増幅器で構成される２段の電流倍加回路に分流す
ることにより，電流倍加回路１段で同じ抵抗，コンデン
サ，演算増幅器で構成されるフィルタ回路に比べて，大
きな容量倍加係数を持つことになり，等価容量を大きく
できる。このため，抵抗あるいはコンデンサを従来回路
より小さくでき，ＩＣ化が一層容易になる。
【００５９】
【発明の効果】以上説明したように，本発明によれば，
比較回路および電圧制御電流源からなる負帰還ループ回
路を設けたため，直流動作において，負帰還ループ回路
から電流を供給することにより，電流倍加回路を構成す
る演算増幅器の反転入力部と非反転入力部との間に発生
するオフセット電圧に起因して生じるオフセット電流を
抑制し，フィルタ回路の入出力間に発生する入出力オフ
セット電圧を小さくできる。
比較回路および電圧制御電流源からなる負帰還ループ回
路を設けたため，直流動作において，負帰還ループ回路
から電流を供給することにより，電流倍加回路を構成す
る演算増幅器の反転入力部と非反転入力部との間に発生
するオフセット電圧に起因して生じるオフセット電流を
抑制し，フィルタ回路の入出力間に発生する入出力オフ
セット電圧を小さくできる。
【００６０】さらに，電圧制御電流源を演算増幅器を用
いた電流倍加回路で構成した場合には，交流動作におい
て，交流信号電流を演算増幅器で構成される２段の電流
倍加回路に分流することにより，同じ抵抗値の抵抗，同
じ容量のコンデンサおよび演算増幅器で構成される電流
倍加回路１段のフィルタ回路に比べ，大きな倍加係数を
持つことになり，等価容量を大きくできる。また，抵抗
あるいはコンデンサを従来回路より小さくできるため，
ＩＣ化が一層容易になる。
いた電流倍加回路で構成した場合には，交流動作におい
て，交流信号電流を演算増幅器で構成される２段の電流
倍加回路に分流することにより，同じ抵抗値の抵抗，同
じ容量のコンデンサおよび演算増幅器で構成される電流
倍加回路１段のフィルタ回路に比べ，大きな倍加係数を
持つことになり，等価容量を大きくできる。また，抵抗
あるいはコンデンサを従来回路より小さくできるため，
ＩＣ化が一層容易になる。
【図面の簡単な説明】
【図１】本実施例のフィルタ回路の回路図である。
【図２】本実施例のフィルタ回路の直流動作を示す説明
図である。
図である。
【図３】本実施例のフィルタ回路の交流動作を示す説明
図である。
図である。
【図４】従来のフィルタ回路の一例を示す回路図であ
る。
る。
【図５】図４の等価回路を示す回路図である。
１０１ 第１の抵抗 １０２ 第２の抵抗 １０３ 第３の抵抗 １０４ コンデンサ １０５ 演算増幅器（ＡＭＰ１） １０６ 入力用端子 １０７ 出力用端子 １０８ 第４の抵抗 １０９ 演算増幅器（ＡＭＰ２） １１０ 第５の抵抗 １１１ 第６の抵抗 １１２ 演算増幅器（ＡＭＰ４） １１３ 演算増幅器（ＡＭＰ３） １１５ 第８の抵抗 ２００ 比較回路 ３００ 電圧制御電流源
Claims (1)
- 【請求項１】 時定数を決める抵抗およびコンデンサ
と，前記コンデンサの容量を等価的に大きくするために
用いる電流倍加回路とで構成されるフィルタ回路におい
て，回路全体の入力用端子に一端が接続された第１の抵
抗と，前記第１の抵抗の他端に一端が接続された第２の
抵抗と，前記第２の抵抗の他端と電源電位との間に接続
された第１のコンデンサと，非反転入力部を前記第２の
抵抗と前記第１のコンデンサとの接続点に接続し，出力
部と反転入力部間に負帰還をかけた第１の演算増幅器
と，前記第１の抵抗と前記第２の抵抗との接続点と前記
第１の演算増幅器の出力部の接続点に接続された第３の
抵抗と，前記第３の抵抗と前記第１の演算増幅器の出力
部の接続点に接続された回路全体の出力用端子と，一方
の入力部を前記入力用端子に接続し，他方の入力部を第
１の演算増幅器の反転入力部に接続した比較回路と，前
記比較回路の出力部に入力部が接続され，前記第１の抵
抗と前記第２の抵抗との接続点に出力部が接続され，前
記比較回路による比較結果に基づき電流を制御する電圧
制御電流源とを備えたことを特徴とするフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05193473A JP3125525B2 (ja) | 1993-08-04 | 1993-08-04 | フィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05193473A JP3125525B2 (ja) | 1993-08-04 | 1993-08-04 | フィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750550A JPH0750550A (ja) | 1995-02-21 |
| JP3125525B2 true JP3125525B2 (ja) | 2001-01-22 |
Family
ID=16308604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05193473A Expired - Fee Related JP3125525B2 (ja) | 1993-08-04 | 1993-08-04 | フィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125525B2 (ja) |
-
1993
- 1993-08-04 JP JP05193473A patent/JP3125525B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750550A (ja) | 1995-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |