JPH0246094Y2 - - Google Patents

Description

【考案の詳細な説明】 （産業上の利用分野） この考案は遅延回路素子に関し、特にたとえば
定Ｋ形フイルタを用いた遅延回路素子に関する。

（従来技術） 第３図はこの考案の背景となる定Ｋ形フイルタ
を用いた遅延回路の一例を示す回路図である。こ
の定Ｋ形フイルタを用いた遅延回路は複数のイン
ダクタンスＬおよび静電容量Ｃを含む。このよう
な遅延回路の動作についてはすでによく知られて
いるところであり、ここでは詳細な説明は省略す
る。

従来、このような遅延回路は、デイスクリート
なインダクタやコンデンサを組み合わせてブロツ
ク化され、第４図に示すような遅延回路素子とし
て構成されていた。

（考案が解決しようとする問題点） 第４図に示すような従来の遅延回路素子では、
デイスクリートなインダクタやコンデンサを組み
合わせて配線ないし結線し、樹脂モールドするた
め、配線工程が必要であり、しかも素子そのもの
のサイズも大きくなつてしまうという問題点があ
つた。

それゆえに、この考案の主たる目的は、簡単な
構成で小型にし得る、遅延回路素子を提供するこ
とである。

（問題点を解決するための手段） この考案は、１つの棒状の磁性体の側面にその
長手方向の一端から他端まで連続するように第１
電極を形成し、磁性体の長さ方向に間隔を隔てて
その第１電極上に部分的に誘電体層を形成し、そ
の誘電体層上に第２電極を形成した、遅延回路素
子である。

（作用） 棒状の磁性体およびその側面に形成された第１
電極によつてインダクタンスが形成される。第１
電極、誘電体層および第２電極によつて静電容量
が形成される。第１電極はインダクタンスと静電
容量とに共用されているため、個々の静電容量が
個々のインダクタンスの直列接続点に接続され、
定Ｋ形の遅延回路素子として構成される。

（考案の効果） この考案によれば、インダクタンスと静電容量
とが一体的に構成されたモノリシツク構造である
ため、その構造が極めて簡単であるばかりでな
く、従来の個々の部品を配線するものに比べて、
その工程が簡単になるとともにその接続などの信
頼性が向上され得る。また、この考案の遅延回路
素子は、モノリシツク構造であるため、従来に比
べてより小型化することができる。

この考案の上述の目的、その他の目的、特徴お
よび利点は、図面を参照して行なう以下の実施例
の詳細な説明から一層明らかとなろう。

（実施例） 第１図はこの考案の一実施例を示す正面図解図
であり、第２図は第１図の線−における断面
図を示す。遅延回路素子１０は中実円筒状すなわ
ち円筒状ないし棒状のフエライト１２を含み、こ
のフエライト１２の周側面には、たとえばニツケ
ルなどからなる第１電極がらせん状に形成され
る。なお、このフエライト１２の断面形状はこの
実施例のような円形である必要はなく任意の角形
でもよく、さらに、中実である必要もなく中空筒
状のものとして構成されてもよい。

らせん状に形成された第１電極１４上には、フ
エライト１２の長手方向に一定間隔ｌを隔てて誘
電体層１６が形成される。このそれぞれの誘電体
層１６上には、たとえば銀などからなる第２電極
１８が形成される。第１電極１４の一端は端子２
０に接続され、他端は端子２２に接続される。そ
して、それぞれの第２電極１８は、端子２４ａお
よび２４ｂに共通接続される。この端子２４ａお
よび２４ｂ間の接続はコールドラインを形成す
る。

第１電極１４のうち誘電体層１６および第２電
極１８が形成されていない間隔ｌに相当する部分
が第３図に示すインダクタンスＬを形成する。し
たがつて、そのインダクタンスの大きさは、フエ
ライト１２の透磁率μ、第１電極１４の線幅ｗお
よび長さすなわち誘電体層１６相互間の間隔ｌあ
るいはフエライト１２の直径ｄななどに依存す
る。

誘電体層１６と、この誘電体層１６を挟む第１
電極１４の一部と、第２電極１８とによつて、第
３図に示す静電容量Ｃが形成される。そして、そ
の静電容量の大きさは、第１電極１４のその部分
における線幅ｗおよび誘電体層１６の誘電率εな
どに依存する。

このようにして、この第１図実施例が第３図に
示すような定Ｋ形フイルタを用いた遅延回路素子
として構成される。

第１図に示す遅延回路素子１０は次のようにし
て作ることができる。まず棒状ないし柱状のフエ
ライト１２を準備する。そして、フエライト１２
の周側面にたとえばニツケルあるいはその他の金
属たとえばパラジウム、白金もしくは銀などから
なる第１電極１４を、第１図に示すようにらせん
状に形成する。この第１電極１４は、たとえばフ
エライト１２の周側面全面をメツキをしておき、
その後たとえば研磨するなどして不要部分を除去
することによつて形成できる。また、第１電極１
４は、不要部分にあらかじめメツキレジストを塗
つておき、フエライト１２の周側面全面にメツキ
した後、そのメツキレジストを剥離して不要部分
を除去することによつても形成できる。

その後、フエライト１２の長さ方向の一部に一
定間隔ｌを隔てて、第１電極１４上に、誘電体層
１６を形成する。この誘電体層１６は、たとえば
セラミツク誘電体によつて形成され得る。このよ
うにセラミツクを用いる場合には、セラミツクグ
リーンシートをその部分に巻きつけて焼成するこ
とによつて形成できるし、あるいはセラミツクス
ラリをその部分に塗布してその後焼成することに
よつても形成できる。いずれにしても、この誘電
体層１６をセラミツクで形成する場合には、焼成
する必要があるので、第１電極１４の材料として
は、比較的高温である焼成温度に耐え得る材料が
選ばれる必要がある。

誘電体層１６を形成した後、その表面に第２電
極１８に形成する。この第２電極１８は、たとえ
ば銀やパラジウムなどの電極ペーストを塗布し焼
成することによつて形成できる。

そして、端子２０，２２，２４ａ，２４ｂおよ
びその関連のワイアリングを行い、最終的に、た
とえばエポキシ樹脂やその他の合成樹脂によつて
モールドすればよい。

なお、この考案の遅延回路素子の製造方法は、
上述の実施例に限る必要はなく、必要に応じて任
意に変更され得る。たとえば第１電極１４はメツ
キによらず電極ペーストを印刷塗布することによ
つても形成できるであろうし、誘電体層１６は、
セラミツクに限る必要はなく、合成樹脂のような
誘電体材料で形成されてもよい。そして、静電容
量を大きくするためには高誘電率の誘電体材料が
選ばればよい。

さらに、上述の実施例では、第１電極１４の両
端に端子２０および２２を接続するようにした
が、必要な遅延時間に応じて、らせん状の第１電
極１４の途中に１つもしくは２つ以上の端子を接
続するようにしてもよい。

また、第１電極１４の形状もらせん状である必
要はなく、所望の大きさのインダクタンスが得ら
れれば、直線状であつてもよく、さらに大きなイ
ンダクタンスのためには、ジグザグ状など他の態
様で形成されてもよいであろう。

そして、この考案は、遅延回路素子以外に、一
般のフイルタとしても利用可能である。

【図面の簡単な説明】

第１図はこの考案の一実施例を示す正面図解図
である。第２図は第１図の線−における断面
図である。第３図はこの考案の背景となる定Ｋ形
フイルタを用いた遅延回路を示す回路図である。
第４図は従来の遅延回路素子の外観を示す概略斜
視図である。 図において、１０は遅延回路素子、１２はフエ
ライト、１４は第１電極、１６は誘電体層、１８
は第２電極を示す。

Claims (1)

1. 【実用新案登録請求の範囲】 棒状の磁性体、 前記磁性体の側面にその長手方向一端から他端
   まで連続して形成されかつインダクタンスを形成
   するための第１電極、 前記磁性体の前記長手方向に間隔を隔てて、前
   記第１電極上に部分的に形成される誘電体層、お
   よび 前記誘電体層上に形成されかつ前記第１電極お
   よび前記誘電体層と協働して静電容量を形成する
   ための第２電極を備える、遅延回路素子。