JPH0245333B2 - - Google Patents

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JPH0245333B2
JPH0245333B2 JP56000439A JP43981A JPH0245333B2 JP H0245333 B2 JPH0245333 B2 JP H0245333B2 JP 56000439 A JP56000439 A JP 56000439A JP 43981 A JP43981 A JP 43981A JP H0245333 B2 JPH0245333 B2 JP H0245333B2
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Japan
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pellet
wiring
package
aluminum
layer
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Kanji Ootsuka
Takayuki Okinaga
Masao Sekihashi
Kunizo Sawara
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Original Assignee
Hitachi Microcomputer System Ltd
Hitachi Ltd
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Publication of JPH0245333B2 publication Critical patent/JPH0245333B2/ja
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Description

【発明の詳細な説明】 本発明はセラミツクパツケージで封止する半導
体装置、特に、ICチツプをマウントするために
好適なセラミツクパツケージを有する半導体装置
に関する。
半導体装置の一つのコスト低減は、金、銀等の
貴金属の使用の低減によつて達成される。このた
めに、シリコン半導体チツプをパツケージあるい
は支持板に装着する場合、そのような貴金属の使
用を低減または廃止することが要求される。しか
るに、従来のセラミツクパツケージにおけるシリ
コン半導体チツプのセラミツクパツケージ基板へ
の取付けは、パツケージ基板の予定されたペレツ
ト取付け部（マウント部）の金属層の全面に予め
Au（金）メツキを施し、これによつてAu−Si（金
−シリコン）の共晶合金を形成することによつ
て、ペレツト付けを行なつていた。従つて、予定
されたペレツト取付け部全面にAuメツキ層を形
成するために、必要以上の量のAuを使用すると
いう欠点があり、また、そのAuメツキ工程を必
要とするため、工数が増加するという欠点もあつ
た。
一方、半導体装置、特に集積回路装置の回路素
子の集積度の増大は、そのパツケージのピン数の
増大を帰たし、半導体ペレツトと、パツケージの
外部引出し端子との間を電気的接続するためのパ
ツケージ内に設けられる配線を、その電気的抵抗
を高めることなしに微細化する必要があり、この
ために、従来の印刷等の手法には限界があり、シ
リコン半導体ペレツト内に施される微細配線加工
技術と同様な技術がパツケージ配線に要求され
る。
本発明の目的は、貴金属の使用を低減せしめ
た、かつ、微細配線を持つパツケージに対して好
適な半導体ペレツトのマウント構造およびその製
法を提供することにある。
以下、本発明を実施例を参照して説明する。
第１図は、本発明に従う半導体装置を示す。同
図にて、１は、アルミナ等で作られたセラミツク
から成るベース（基体）。このベースにはタング
ステン又はモリブデン等のメタライズ材料で作ら
れた内部配線層２およびスルーホール配線部３を
有する。外部引出しリード４が挿入されるべきス
ルーホールの壁部を覆つてメタライズ層５が設け
られる。このセラミツクベース（基体）は、既に
知られた積層セラミツクパツケージの一般的な製
造方法と同様な方法で作られる。
セラミツクベースの引部リード引出し用のスル
ーホール内には、外部引出し金属リード４が挿入
され、これは金属ろう材６によつてスルーホール
内に固着されている。
セラミツクベース上にはアルミニウム、アルミ
ニウム合金、チタン−アルミニウム合金２重層、
クロム−アルミニウム合金２重層のいずれか一つ
の層又はそれらの組合せの層から成る配線層７が
配設される。配線層７の形状は第２図に示され
る。この配線層７は外部引出しリード４に電気的
接続されるようにリード４が固着された後、蒸着
技術により形成される。この蒸着は、マスク蒸着
または全面蒸着が採用され、全面蒸着の場合、フ
オトリソグラフイーにより不要部分を除去するこ
とによつて第２図に示すような形状に形成され
る。この蒸着技術が可能なように、セラミツクベ
ース表面は比較的平坦な形状としておくことが好
しい。
配線層７と同時に、ペレツト取付け部のセラミ
ツク表面に金属層８が、配線層７と同一材料を似
つて形成される。
しかる後、シリコン半導体ペレツト９が接合剤
１０によつて、ペレツト取付け部の金属層８に固
着される。本発明に従えば、このシリコン半導体
ペレツト付けは、予めマウント部８へAuメツキ
を施すことなく、達成される。次に接合剤１０の
一つの形成例について第３Ａ図および第３Ｂ図を
参照して説明する。
第３Ａ図に示すように、セラミツクベース１上
のマウント部８および配線層７には蒸着で形成さ
れたAl層を使用する。このAl層は１〜6μｍの厚
さを持つ。そして、マウント部８上には例えば
20μｍ厚のAu箔１１が載置される。引続いてこの
Au箔１１上面に、シリコン（Si）基板からなる
ICチツプ９を載置し、このまゝの状態で加熱処
理する。この結果、第３Ｂ図に示すように、約
370℃でICチツプ９のSi基板とAu箔１１とAl層
８との間に三元系のAu−Si−Al共晶物１０が生
成し、この金属間化合物を介してチツプ９がベー
ス１に対して強固に固着されることになる。
このように、配線材料としてのAlを所定パタ
ーンに蒸着するに際し、マウント部８にもAl層
を蒸着しておき、こゝにAu箔１１を間に挾んで
チツプマウントを行なえば、一定の温度に昇温す
るのみで生成される共晶物１０によりペレツト付
けを容易かつ確実に行なうことができ、これ迄の
ようなAuめつき（下地はスクリーン印刷された
Ｗ）の工程に比べてはるかに作業性が良くなる。
しかも、Auの使用量はマウント部８に載置され
る極薄のAu箔１１のみであるから、コストを大
幅に低減させることができる点で非常に経済的で
ある。
接合剤１０の他の形成例として、Au−Al合金
を使用する。この形成方法を説明すると、Au箔
を用意し、半導体ペレツト９の裏表面にもアルミ
ニウム蒸着層を形成しておき、ペレツト９と金属
層８との間にAu箔を挾み込んで約420℃で加熱す
ることによつて、Au−Al合金（この場合、一部
Au−Al−Si合金が形成される）を作り固着させ
るものである。
接合剤１０のさらに他の例として、Ge−Al合
金、又は、Ge−Al−Si合金を使用する。この場
合、マウント部のAl蒸着層８の上に、Ge層を蒸
着技術によつて形成する。そして、この上にシリ
コンペレツト１１を載置せしめ、この状態で約
450℃の温度で加熱することによつてGe−Al−Si
合金を形成して固着させる。この実施例は、完全
に金の使用をなくした点で極めて有利である。こ
の場合、Ge−Al二重層の箔を使用することもで
きる。
接合剤１０によつてシリコン半導体ペレツト９
がセラミツクベース１のマウント部に固着された
後、コネクタワイヤ１２（例えばアルミニウムワ
イヤ）によつて、ペレツト９上のボンデイングパ
ツド（図示されていない）と配線層７との間を電
気的に接続せしめる。これによつて、半導体装置
の電気的配線は完成される。
本発明に従えば、アルミニウム材料を主体とし
てセラミツクベース上の配線層およびマウント部
が形成されるので、タングステンやモリブデンを
用いた従来の場合に比べ、抵抗率を約1/5に低げ
ることができる（タングステン、モリブデンの場
合抵抗率が10μΩ−cm前後に対してアルミニウム
の場合２〜1.5μΩ−cmとなる）。従つて、半導体
ペレツト内に回路素子および回路配線を作成する
際に用いられる微細配線技術をセラミツクベース
の配線に適用しても微細加工による配線抵抗の増
加を実質的に無関係にすることができる。また、
この時、セラミツクベースのアルミニウム配線層
とセラミツクベースとの接着性は比較的に良好で
あり、アルミニウムワイヤ１２やダイボンデイン
グ接合強度を十分保証することができる。もちろ
ん、セラミツクベースのアルミニウム配線の下地
として、予めチタンやクロムを数百〜数千オング
ストロームの厚みに形成しておいても良い。
最後に、セラミツク材料から成るキヤツプ１３
が適切な封止材料１４でもつて封止される。この
際ペレツトおよびボンデイング部は内部空間に配
置されるが、外部へ伸びたアルミニウム配線７の
端部は完全に封止材料の中に埋設され、腐蝕に対
し保護される。封止材料１４の一つの材料として
400〜500℃で作業可能な酸化鉛−硼酸系の低融点
ガラスがある。封止パツケージ 以上の実施例から明らかにされるように、本発
明によれば、セラミツクパツケージの配線層およ
びマウント部はアルミニウム材料を主体とし形成
され、かつ、セラミツクパツケージのマウント部
へのシリコン半導体ペレツトの接着層は、そのア
ルミニウム材料を一組成とする共晶合金層を使用
している。これによつて、セラミツクパツケージ
の配線を微細加工することができ、かつAuの使
用を低減あるいは廃止することができる。これに
よつて製品のコストダウンを図ることができる。
【図面の簡単な説明】
図面は本発明に従う半導体装置を示すものであ
つて、第１図はパツケージ構造の断面図、第２図
はその平面図、第３Ａ図および第３Ｂ図はICペ
レツトのマウント構造を工程順に説明するための
断面図である。 なお、図面に用いられている符号において、１
はベース、７はAl配線、１０はAu−Si−Al共晶
物、９はICペレツト、１２はワイヤ、１３は蓋
体、１１はAu箔、８はマウント部のAl蒸着層で
ある。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁基体上にアルミニウムあるいはその合金
    層によつて形成されたペレツト取付け予定部およ
    びその予定部に関連して配設された配線部を有
    し、前記ペレツト取付け予定部のアルミニウムあ
    るいはその合金層を一組成としさらに金を含む合
    金層によつて、シリコン半導体ペレツトが前記ペ
    レツト取付け予定部に固着されて成る半導体装
    置。 ２ アルミニウム蒸着膜から成る配線層とペレツ
    ト取付け予定部を有する絶縁基板の前記ペレツト
    取付け予定部に金箔を載置する工程、前記金箔上
    に半導体ペレツトを載置する工程、前記ペレツ
    ト、金箔を加熱処理することによりアルミニウム
    あるいはその合金層を一組成としさらに金を含む
    合金層を形成して前記ペレツトを前記ペレツト取
    付け予定部に固着する工程を有することを特徴と
    する半導体装置の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS527117A (en) * 1975-07-08 1977-01-20 Hiroshi Inoue Method of body construction of multistory concrete building
JPS5233480A (en) * 1975-09-10 1977-03-14 Nec Corp Semiconductor device

Patent Citations (2)

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JPS5233480A (en) * 1975-09-10 1977-03-14 Nec Corp Semiconductor device

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