JPH0239623A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH0239623A JPH0239623A JP63190454A JP19045488A JPH0239623A JP H0239623 A JPH0239623 A JP H0239623A JP 63190454 A JP63190454 A JP 63190454A JP 19045488 A JP19045488 A JP 19045488A JP H0239623 A JPH0239623 A JP H0239623A
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- 238000005070 sampling Methods 0.000 abstract description 2
- 230000006641 stabilisation Effects 0.000 description 5
- 238000011105 stabilization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 101100010163 Mus musculus Dok2 gene Proteins 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＬ回路に関し、特に、電圧制御発振器のフ
リーランニング周波数を無調整化する機能をもつ磁気デ
ィスク装置等のＰＬＬ回路に関する。
リーランニング周波数を無調整化する機能をもつ磁気デ
ィスク装置等のＰＬＬ回路に関する。
従来、この種のＰＬＬ回路は、電圧制御発振器のフリー
ランニング周波数の無調整化する回路としては、第４図
に示すような回路が基本となっていた。
ランニング周波数の無調整化する回路としては、第４図
に示すような回路が基本となっていた。
すなわち、電圧制御発振器１５の出力信号を分周する分
周器１６と、この分周器１６の出力信号と入力データ信
号ＩＮとの位相差を検出する位相比較器１１と、この位
相比較器１１の出力を直流電圧に変換するチャージポン
プ回路１２と、このチャージポンプ回路１２の出力の高
周波成分を除去する低域フィルタ１４とを備え、この低
域フィルタ１４の出力電圧を電圧制御発振器１５の第１
の入力端子に入力して発振周波数を制御し、入力データ
信号ＩＮに位相追従する第１ＰＬＬ回路ＩＡと、電圧制
御発振器１５の出力信号を一定分周する分周器２１、基
準周波数信号ＳＲを一定分周する分周器２２、これらの
分周器２１．２２の出力信号の位相差を検出する位相比
較器２３、この位相比較器２３の出力を直流電圧に変換
するチャージポンプ回路２４、及びこのチャージポンプ
回路２４の出力の高周波成分を除去する低域フィルタ２
６を備え、この低域フィルタ２６の出力電圧を電圧制御
発振器１５の第２の入力端子に入力して発振周波数を制
御し、基準周波数信号ＳＲに位相追従する第２ＰＬＬ回
路２Ａとから構成される、いわゆる２重のＰＬＬ構成と
からなっていた。
周器１６と、この分周器１６の出力信号と入力データ信
号ＩＮとの位相差を検出する位相比較器１１と、この位
相比較器１１の出力を直流電圧に変換するチャージポン
プ回路１２と、このチャージポンプ回路１２の出力の高
周波成分を除去する低域フィルタ１４とを備え、この低
域フィルタ１４の出力電圧を電圧制御発振器１５の第１
の入力端子に入力して発振周波数を制御し、入力データ
信号ＩＮに位相追従する第１ＰＬＬ回路ＩＡと、電圧制
御発振器１５の出力信号を一定分周する分周器２１、基
準周波数信号ＳＲを一定分周する分周器２２、これらの
分周器２１．２２の出力信号の位相差を検出する位相比
較器２３、この位相比較器２３の出力を直流電圧に変換
するチャージポンプ回路２４、及びこのチャージポンプ
回路２４の出力の高周波成分を除去する低域フィルタ２
６を備え、この低域フィルタ２６の出力電圧を電圧制御
発振器１５の第２の入力端子に入力して発振周波数を制
御し、基準周波数信号ＳＲに位相追従する第２ＰＬＬ回
路２Ａとから構成される、いわゆる２重のＰＬＬ構成と
からなっていた。
電圧制御発振器１５のフリーランニング周波数の無調整
化には、第２ＰＬＬ回路２Ａの回路時定数を第１ＰＬ、
Ｌ回路ＩＡの回路時定数よりも十分大きくし、第２ＰＬ
Ｌ回路２Ａが、本来の入力データ信号ＩＮに追従する第
１ＰＬＬ回路ＩＡの特性に影響を及ぼさないようにして
、第２ＰＬＬ回路２Ａで時間上、巨視的に電圧制御発振
器１５の発振周波数がセンター周波数になるように動作
することにより、見かけ上、フリーランニング周波数を
無調整化しようとするものである。
化には、第２ＰＬＬ回路２Ａの回路時定数を第１ＰＬ、
Ｌ回路ＩＡの回路時定数よりも十分大きくし、第２ＰＬ
Ｌ回路２Ａが、本来の入力データ信号ＩＮに追従する第
１ＰＬＬ回路ＩＡの特性に影響を及ぼさないようにして
、第２ＰＬＬ回路２Ａで時間上、巨視的に電圧制御発振
器１５の発振周波数がセンター周波数になるように動作
することにより、見かけ上、フリーランニング周波数を
無調整化しようとするものである。
この第２ＰＬＬ回路２Ａの回路時定数は、位相比較器２
３に入力される基準周波数信号ＳＲの周波数（以下、基
準周波数という）で大半が決定され、この基準周波数ｆ
ＲＥＦは、第１ＰＬＬ回路ＩＡの入力データ信号ＩＮ
に追従させる時間ｔ ＡＣＴによって、 ｆＲｉｐ ＝１／ （ｔＡｃｔ ＸＮ）ここで、Ｎ：１
以上の実数 とされるのが一般的であった。
３に入力される基準周波数信号ＳＲの周波数（以下、基
準周波数という）で大半が決定され、この基準周波数ｆ
ＲＥＦは、第１ＰＬＬ回路ＩＡの入力データ信号ＩＮ
に追従させる時間ｔ ＡＣＴによって、 ｆＲｉｐ ＝１／ （ｔＡｃｔ ＸＮ）ここで、Ｎ：１
以上の実数 とされるのが一般的であった。
例えば、このＰＬＬ回路をフロッピーディスク装置のデ
ータ読取り用のＰＬＬ回路に用いた場合、入力データ転
送レートを５００ ｋｂｐｓとし、２５６バイト／セク
ターとしたときには、ｔＡｃｔ ＝２ｘ２５６ｘ８＝４
０９６ （μＳ）となり、第２ＰＬＬ回路２Ａの位相比
較器２３に入力される基準周波数ｆ ＲＥＰは２４４
Ｈｚ以下となる。
ータ読取り用のＰＬＬ回路に用いた場合、入力データ転
送レートを５００ ｋｂｐｓとし、２５６バイト／セク
ターとしたときには、ｔＡｃｔ ＝２ｘ２５６ｘ８＝４
０９６ （μＳ）となり、第２ＰＬＬ回路２Ａの位相比
較器２３に入力される基準周波数ｆ ＲＥＰは２４４
Ｈｚ以下となる。
この第２ＰＬＬ回路２Ａが完全に位相ロックするまでに
、位相比較器２３に入力される基準周波数信号ＳＲは、
およそ２０パルス必要とされるために、電源投入直後か
らの立ち上がりやリセット解除直後から、 ２０ Ｘ （１／ ２４４ ） ＝０．０８２（ｓｅｅ
）以上の安定時間が必要となる。
、位相比較器２３に入力される基準周波数信号ＳＲは、
およそ２０パルス必要とされるために、電源投入直後か
らの立ち上がりやリセット解除直後から、 ２０ Ｘ （１／ ２４４ ） ＝０．０８２（ｓｅｅ
）以上の安定時間が必要となる。
上述した従来のＰＬＬ回路は、第１Ｐ Ｌ Ｌ回路ＩＡ
及び第２ＰＬＬ回路２Ａにより電圧制御発振器１５を共
用した構成となっているので、第２Ｐ １．、 Ｌ回路
２Ａの第１ＰＬＬ回路ＩＡに及ぼす影響を極力抑えよう
とするために、分周器２１゜２２の分周比を増大してゆ
くと、上述した安定時間がさらに増大すると言う問題点
があり、逆に、分周器２１．２２の分周比を低減してゆ
くと、上述した安定時間は低減してゆくが、第２ＰＬＬ
回路２Ａの第１ ＰＬＬ回路ＩＡに及ぼす影響が増大し
てゆくために、第１． Ｐ Ｌ Ｌ回路ＩＡが入力デー
タ信号ＩＮに位相追従できずに、ロック外れを引き起こ
す状態が発生するという問題点があった。
及び第２ＰＬＬ回路２Ａにより電圧制御発振器１５を共
用した構成となっているので、第２Ｐ １．、 Ｌ回路
２Ａの第１ＰＬＬ回路ＩＡに及ぼす影響を極力抑えよう
とするために、分周器２１゜２２の分周比を増大してゆ
くと、上述した安定時間がさらに増大すると言う問題点
があり、逆に、分周器２１．２２の分周比を低減してゆ
くと、上述した安定時間は低減してゆくが、第２ＰＬＬ
回路２Ａの第１ ＰＬＬ回路ＩＡに及ぼす影響が増大し
てゆくために、第１． Ｐ Ｌ Ｌ回路ＩＡが入力デー
タ信号ＩＮに位相追従できずに、ロック外れを引き起こ
す状態が発生するという問題点があった。
本発明の目的は、ロック外れを引起すことなく、かつ安
定時間を短縮することができるＰＬＬ回路を提供するこ
とにある。
定時間を短縮することができるＰＬＬ回路を提供するこ
とにある。
本発明のＰＬＬ回路は、第１ＰＬＬ回路を形成する、入
力データ信号と分周信号との位相差を検出する第１の位
相比較器、この位相比較器の出力信号と対応したレベル
の信号を出力する第１のチャージポンプ回路、切換制御
信号が第１のレベルのとき前記第１のチャージポンプ回
路の出力信号を伝達し前記切換制御信号が第２のレベル
のとき基準周波数信号及び基準電圧信号の何れか一方を
伝達する切換回路、この切換回路の出力信号の高周波成
分を除去する第１の低域フィルタ、第１の入力端子に前
記第１の低域フィルタの出力電圧を入力しこの第１の入
力端子及び第２の入力端子に入力される電圧に対応した
周波数で発振する電圧制御発振器、及びこの電圧制御発
振器の出力信号を分周し前記分周信号を出力する第１の
分周器と、前記電圧制御発振器と共に第２ＰＬＬ回路を
形成する、前記電圧制御発振器の出力信号を分周する第
２の分周器、前記基準周波数信号を分周する第３の分周
器、前記第２及び第３の分周器の出力信号の位相差を検
出する第２の位相比較器、この位相比較器の出力信号と
対応したレベルの信号を出力する第２のチャージポンプ
回路、このチャージポンプ回路の出力信号を前記切換制
御信号が第１のレベルのときホールドし第２のレベルの
ときサンプリングして出力するサンプルホールド回路、
及びこのサンプルホールド回路の出力信号の高周波成分
を除去して前記電圧制御発振器の第２の入力端子に供給
する第２の低域フィルタと、外部制御信号により前記切
換制御信号を出力する制御回路とを有している。
力データ信号と分周信号との位相差を検出する第１の位
相比較器、この位相比較器の出力信号と対応したレベル
の信号を出力する第１のチャージポンプ回路、切換制御
信号が第１のレベルのとき前記第１のチャージポンプ回
路の出力信号を伝達し前記切換制御信号が第２のレベル
のとき基準周波数信号及び基準電圧信号の何れか一方を
伝達する切換回路、この切換回路の出力信号の高周波成
分を除去する第１の低域フィルタ、第１の入力端子に前
記第１の低域フィルタの出力電圧を入力しこの第１の入
力端子及び第２の入力端子に入力される電圧に対応した
周波数で発振する電圧制御発振器、及びこの電圧制御発
振器の出力信号を分周し前記分周信号を出力する第１の
分周器と、前記電圧制御発振器と共に第２ＰＬＬ回路を
形成する、前記電圧制御発振器の出力信号を分周する第
２の分周器、前記基準周波数信号を分周する第３の分周
器、前記第２及び第３の分周器の出力信号の位相差を検
出する第２の位相比較器、この位相比較器の出力信号と
対応したレベルの信号を出力する第２のチャージポンプ
回路、このチャージポンプ回路の出力信号を前記切換制
御信号が第１のレベルのときホールドし第２のレベルの
ときサンプリングして出力するサンプルホールド回路、
及びこのサンプルホールド回路の出力信号の高周波成分
を除去して前記電圧制御発振器の第２の入力端子に供給
する第２の低域フィルタと、外部制御信号により前記切
換制御信号を出力する制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
第１ ＰＬＬ回路１は、データ入力信号ＩＮと分周器１
６からの分周信号ＳＤとの位相差を検出する第１の位相
比較器１１と、この位相比較器１１の出力信号と対応し
たレベルの信号を出力する第１のチャージポンプ回路１
２と、切換制御信号Ｓ５が高レベルのときチャージポン
プ回路１２の出力信号を出力端に伝達し、切換制御信号
ＳＳが低レベルのとき基準周波数信号ＳＲを出力端に伝
達する切換回路１３と、この切換回路１３の出力信号の
高周波成分を除去する第１の低域フィルタ１４と、第１
の入力端子のこの低域フィルタ１４の出力電圧を入力し
、この第１の入力端子及び第２の入力端子の入力される
電圧に対応した周波数で発振する電圧制御発振器１５と
、この電圧制御発振器の出力信号を分周し分周信号ｓｎ
を出力する第１の分周器１６とを備えて形成される。
６からの分周信号ＳＤとの位相差を検出する第１の位相
比較器１１と、この位相比較器１１の出力信号と対応し
たレベルの信号を出力する第１のチャージポンプ回路１
２と、切換制御信号Ｓ５が高レベルのときチャージポン
プ回路１２の出力信号を出力端に伝達し、切換制御信号
ＳＳが低レベルのとき基準周波数信号ＳＲを出力端に伝
達する切換回路１３と、この切換回路１３の出力信号の
高周波成分を除去する第１の低域フィルタ１４と、第１
の入力端子のこの低域フィルタ１４の出力電圧を入力し
、この第１の入力端子及び第２の入力端子の入力される
電圧に対応した周波数で発振する電圧制御発振器１５と
、この電圧制御発振器の出力信号を分周し分周信号ｓｎ
を出力する第１の分周器１６とを備えて形成される。
第２ＰＬＬ回路２は、電圧制御発振器１５と、この電圧
制御発振器１５の出力信号を分周する第２の分周器２１
と、基準周波数信号ＳＲを分周する第３の分周器２２と
、これら分周器２１２２の出力信号の位相差を検出する
第２の位相比較器２３と、この位相比較器２３の出力信
号に対応したレベルの信号を出力する第２のチャージポ
ンプ回路２４と、このチャージポンプ回路２４の出力信
号を、切換制御信号ＳＳが高レベルのときホールドし、
低レベルのときはサンプリングして出力するサンプルホ
ールド回路２５と、このサンプルホールド回路２５の出
力信号の高周波成分を除去して電圧制御発振器１５の第
２の入力端子に供給する第２の低域フィルタ２６とを備
えて形成される。
制御発振器１５の出力信号を分周する第２の分周器２１
と、基準周波数信号ＳＲを分周する第３の分周器２２と
、これら分周器２１２２の出力信号の位相差を検出する
第２の位相比較器２３と、この位相比較器２３の出力信
号に対応したレベルの信号を出力する第２のチャージポ
ンプ回路２４と、このチャージポンプ回路２４の出力信
号を、切換制御信号ＳＳが高レベルのときホールドし、
低レベルのときはサンプリングして出力するサンプルホ
ールド回路２５と、このサンプルホールド回路２５の出
力信号の高周波成分を除去して電圧制御発振器１５の第
２の入力端子に供給する第２の低域フィルタ２６とを備
えて形成される。
制御回路３は、外部制御信号ＲＣＴＬから切換制御信号
Ｓ５を発生して切換回路１３及びサンプルボールド回路
２５へ供給する。
Ｓ５を発生して切換回路１３及びサンプルボールド回路
２５へ供給する。
第２図はこの実施例の動作を説明するための各部信号の
波形及び各部の動作状態を示すタイミングチャー１へで
ある。
波形及び各部の動作状態を示すタイミングチャー１へで
ある。
第２図に示されるように、外部制御信号ＲＣＴＬ及び切
換制御信号Ｓ５が高レベルのとき第１ＰＬＬ回路１がク
ローズトループとなって入力データ信号ＩＮに追従し、
低レベルのとき第１Ｐ Ｌ Ｌ、回路１はオーブンルー
プとなって入力デー夕信号ＩＮには追従せず、第２ＰＬ
Ｌ回路２がクローズトループとなって基準周波数信号Ｓ
Ｒに追従する。
換制御信号Ｓ５が高レベルのとき第１ＰＬＬ回路１がク
ローズトループとなって入力データ信号ＩＮに追従し、
低レベルのとき第１Ｐ Ｌ Ｌ、回路１はオーブンルー
プとなって入力デー夕信号ＩＮには追従せず、第２ＰＬ
Ｌ回路２がクローズトループとなって基準周波数信号Ｓ
Ｒに追従する。
外部制御信号ＲＣＴＬが低レベルのとき、第２制御回路
２は、サンプルホールド回路２５をサンプリング状態と
してチャージポンプ２４の出力を低域フィルタ１６を介
して電圧制御発振器１５へ入力し、さらに、切換回路１
３の出力を例えばデユーティファクタ５０％の基準周波
数信号ＳＲとし低域フィルター１４に入力する。
２は、サンプルホールド回路２５をサンプリング状態と
してチャージポンプ２４の出力を低域フィルタ１６を介
して電圧制御発振器１５へ入力し、さらに、切換回路１
３の出力を例えばデユーティファクタ５０％の基準周波
数信号ＳＲとし低域フィルター１４に入力する。
すなわち、第１ＰＬＬ回路１をオーブンループ状態にし
、第２ＰＬＬ回路２をクローズトループ状態にする。特
に、切換回路１３の出力が、デユーティファクタ５０％
の基準周波数信号ＳＲであるために、低域フィルタ１４
の直流出力電圧は、ジャストロック状態時のＶ ＤＤ／
２ （Ｖ ＤＤ ：電源電圧）となり、電圧制御発振
器１５は、第２ＰＬＬ回路２のみで決まる周波数（ｆ
ｕｃｏ ）で発振することになる。すなわち、 ｆ ｕｃｏ ＝ ｆ ＲＣＬＫＸ （Ｎ２ ／ Ｎ ｌ
）ここで、ｆ ＲＣＬＫ ：基準周波数 Ｎ１．Ｎ２：各分周器２１．２２の分周比となる。
、第２ＰＬＬ回路２をクローズトループ状態にする。特
に、切換回路１３の出力が、デユーティファクタ５０％
の基準周波数信号ＳＲであるために、低域フィルタ１４
の直流出力電圧は、ジャストロック状態時のＶ ＤＤ／
２ （Ｖ ＤＤ ：電源電圧）となり、電圧制御発振
器１５は、第２ＰＬＬ回路２のみで決まる周波数（ｆ
ｕｃｏ ）で発振することになる。すなわち、 ｆ ｕｃｏ ＝ ｆ ＲＣＬＫＸ （Ｎ２ ／ Ｎ ｌ
）ここで、ｆ ＲＣＬＫ ：基準周波数 Ｎ１．Ｎ２：各分周器２１．２２の分周比となる。
次に、外部制御信号ＲＣＬＫが高レベルのとき、制御回
路３は、サンプルホールド回路２５をホールド状態とし
て、外部制御信号ＲＣＬＫが立上がる直前のチャージポ
ンプ回路２４の出力をホールドし、この制御回路３がサ
ンプルホールド回路２５をホールド状態にすると同時に
、切換回路１３の出力を基準周波数信号Ｓ１からチャー
ジポンプ回路１２の出力へと切り替える。すなわち、こ
の時、ＰＬＬ回路全体としては、入力データ信号ＩＮに
追従することとなる。
路３は、サンプルホールド回路２５をホールド状態とし
て、外部制御信号ＲＣＬＫが立上がる直前のチャージポ
ンプ回路２４の出力をホールドし、この制御回路３がサ
ンプルホールド回路２５をホールド状態にすると同時に
、切換回路１３の出力を基準周波数信号Ｓ１からチャー
ジポンプ回路１２の出力へと切り替える。すなわち、こ
の時、ＰＬＬ回路全体としては、入力データ信号ＩＮに
追従することとなる。
このようにして、外部制御信号ＲＣＴＬが低レベルのと
きに、電圧制御発振器１５のフリーランニング周波数を
第２ＰＬＬ回路２で常に所望の周波数に設定することが
できる。
きに、電圧制御発振器１５のフリーランニング周波数を
第２ＰＬＬ回路２で常に所望の周波数に設定することが
できる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この実施例は、外部制御信号ＲＣＴＬが低レベルで第１
ＰＬＬ回路１がオープンループ状態のときの電圧制御発
振器１５の第１の入力端子への電圧を、外部から基準電
圧ＶＲとして入力したもので、リップルを含まないため
に安定した動作が得られるという利点がある。
ＰＬＬ回路１がオープンループ状態のときの電圧制御発
振器１５の第１の入力端子への電圧を、外部から基準電
圧ＶＲとして入力したもので、リップルを含まないため
に安定した動作が得られるという利点がある。
以上説明したように本発明は、外部制御信号により第１
ＰＬＬ回路、第２ＰＬ、Ｌ回路の動作を制御し、電圧制
御発振器のフリーランニング周波数を第２ＰＬＬ回路に
より常に所望の周波数とすることにより、第１ＰＬＬ回
路と第２ＰＬＩ−回路との相互関係を適正に設定するこ
とができるので、ロック外れを引起こすことなく安定時
間を短縮することができる効果がある。
ＰＬＬ回路、第２ＰＬ、Ｌ回路の動作を制御し、電圧制
御発振器のフリーランニング周波数を第２ＰＬＬ回路に
より常に所望の周波数とすることにより、第１ＰＬＬ回
路と第２ＰＬＩ−回路との相互関係を適正に設定するこ
とができるので、ロック外れを引起こすことなく安定時
間を短縮することができる効果がある。
２の実施例を示すブロック図、第４図は従来のＰＬＬ回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
１．１Ａ・・・第１ＰＬＬ回路、２，２Ａ・・・第２Ｐ
ＬＬ回路、３・・・制御回路、１１・・・位相比較器、
１２・・・チャージポンプ回路、１３・・・切換回路、
１４・・・低域フィルタ、１５・・・電圧制御発振器、
２１．２２・・・分周器、２３・・・位相比較器、２４
・・・チャージポンプ回路、２５・・・サンプルホール
ド回路、２６・・・低域フィルタ。
ＬＬ回路、３・・・制御回路、１１・・・位相比較器、
１２・・・チャージポンプ回路、１３・・・切換回路、
１４・・・低域フィルタ、１５・・・電圧制御発振器、
２１．２２・・・分周器、２３・・・位相比較器、２４
・・・チャージポンプ回路、２５・・・サンプルホール
ド回路、２６・・・低域フィルタ。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例の動作を説明するための各
部信号の波形及び各部の動作状態を示すタイミングチャ
ート、第３図は本発明の第晃？因 「−ｍ−
図は第１図に示された実施例の動作を説明するための各
部信号の波形及び各部の動作状態を示すタイミングチャ
ート、第３図は本発明の第晃？因 「−ｍ−
Claims (1)
- 第１ＰＬＬ回路を形成する、入力データ信号と分周信号
との位相差を検出する第１の位相比較器、この位相比較
器の出力信号と対応したレベルの信号を出力する第１の
チャージポンプ回路、切換制御信号が第１のレベルのと
き前記第１のチャージポンプ回路の出力信号を伝達し前
記切換制御信号が第２のレベルのとき基準周波数信号及
び基準電圧信号の何れか一方を伝達する切換回路、この
切換回路の出力信号の高周波成分を除去する第１の低域
フィルタ、第１の入力端子に前記第１の低域フィルタの
出力電圧を入力しこの第１の入力端子及び第２の入力端
子に入力される電圧に対応した周波数で発振する電圧制
御発振器、及びこの電圧制御発振器の出力信号を分周し
前記分周信号を出力する第１の分周器と、前記電圧制御
発振器と共に第２ＰＬＬ回路を形成する、前記電圧制御
発振器の出力信号を分周する第２の分周器、前記基準周
波数信号を分周する第３の分周器、前記第２及び第３の
分周器の出力信号の位相差を検出する第２の位相比較器
、この位相比較器の出力信号と対応したレベルの信号を
出力する第２のチャージポンプ回路、このチャージポン
プ回路の出力信号を前記切換制御信号が第１のレベルの
ときホールドし第２のレベルのときサンプリングして出
力するサンプルホールド回路、及びこのサンプルホール
ド回路の出力信号の高周波成分を除去して前記電圧制御
発振器の第２の入力端子に供給する第２の低域フィルタ
と、外部制御信号により前記切換制御信号を出力する制
御回路とを有することを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190454A JPH0239623A (ja) | 1988-07-28 | 1988-07-28 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190454A JPH0239623A (ja) | 1988-07-28 | 1988-07-28 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239623A true JPH0239623A (ja) | 1990-02-08 |
Family
ID=16258395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190454A Pending JPH0239623A (ja) | 1988-07-28 | 1988-07-28 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239623A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834407A (ja) * | 1971-09-07 | 1973-05-18 | ||
| JPS55134544A (en) * | 1979-04-05 | 1980-10-20 | Fujitsu Ltd | Phase-synchronous oscillator |
| JPS59141836A (ja) * | 1983-01-27 | 1984-08-14 | ジ−メンス・アクチエンゲゼルシヤフト | Ｐｌｌにおける発振器の中心周波数を調整する回路装置 |
| JPS6014522A (ja) * | 1983-07-06 | 1985-01-25 | Mitsubishi Electric Corp | デジタル信号に同期したクロツク信号発生装置 |
| JPS60186114A (ja) * | 1984-03-06 | 1985-09-21 | Mitsubishi Electric Corp | 位相同期回路 |
| JPS6247240B2 (ja) * | 1978-12-27 | 1987-10-07 | Roehm Gmbh |
-
1988
- 1988-07-28 JP JP63190454A patent/JPH0239623A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4834407A (ja) * | 1971-09-07 | 1973-05-18 | ||
| JPS6247240B2 (ja) * | 1978-12-27 | 1987-10-07 | Roehm Gmbh | |
| JPS55134544A (en) * | 1979-04-05 | 1980-10-20 | Fujitsu Ltd | Phase-synchronous oscillator |
| JPS59141836A (ja) * | 1983-01-27 | 1984-08-14 | ジ−メンス・アクチエンゲゼルシヤフト | Ｐｌｌにおける発振器の中心周波数を調整する回路装置 |
| JPS6014522A (ja) * | 1983-07-06 | 1985-01-25 | Mitsubishi Electric Corp | デジタル信号に同期したクロツク信号発生装置 |
| JPS60186114A (ja) * | 1984-03-06 | 1985-09-21 | Mitsubishi Electric Corp | 位相同期回路 |
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