JPH0237827A - 乗算型パルス幅変調信号復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパルス幅変調信号（以下、ＰＷＭ信号と記す）
の復調回路に関する。

〔従来の技術） パルス幅変調はアナログデータをアイソレーションして
伝えるために、しばしば用いられている。従来、パルス
幅変調されたデータの乗算は、乗算回路を用いて行われ
ていた。

〔発明が解決しようとする課題〕

上述した従来のパルス幅変調されたデータの乗算は、乗
算回路を用いて行われていたので、回路点数が大きくな
るという欠点がある。

本発明の目的は、パルス幅変調データを乗算する代りに
、パルス幅変調信号の復調と同時に乗算をも行うことが
できる乗算型復調回路を提供することにある。

〔課題を解決するための手段〕

本発明の第１の乗算型パルス幅変調信号復調回路は、 パルス幅変調信号が第１または第２の論理レベルのとき
、そわぞれアップカウントまたはダウンカウントし、ク
リア信号が伝達されるとクリアされ、イネーブル信号か
第１または第２の論理レベルのとき、それぞれカウント
イネーブルまたはカウントディスエーブルにされる可逆
カウンタと、パルス幅変調信号が第２の論理レベルから
第１の論理レベルに移るエッチで可逆カウンタの出力を
ラッチするラッチ回路と、 パルス幅変３１信号が第２の論理レベルから第１の論理
レベルに移るとき、前記ラッチ回路が可逆カウンタの出
力をラッチした直後に前記クリア信号を可逆カウンタに
出力する微分回路と、所望のパルスレートのイネーブル
信号を生成して該信号を可逆カウンタの計数タイミング
に同期して出力する乗数生成回路を有する。

本発明の第２の乗算型パルス幅変調信号復調回路は、 前記乗数生成回路が、前記所望のパルスレートに対応す
る数を、クロック毎に累算し、最上位ビットの桁上信号
を出力する半積分回路と、該桁上信号を入力すると、前
記可逆カウンタの計数タイミングに同期するイネーブル
信号を該可逆カウンタに出力する同期回路を含んでいる
。

（作用） Ｐ　Ｗ　Ｍ　４ｇ号が第２の論理レベルから第１の論理
レベルに移るときそのエツジ近傍で、可逆カウンタは微
分回路によりてクリアされた後、クロックパルス（以下
、ＣＰと記す）をアップカウントし、ＰＷＭ信号が第２
の論理レベルに移ると可逆カウンタはダウンカウントを
する。したがって、ＰＷＭ信号の次の立上り時刻ｔＥに
おいては、該可逆カウンタのカウント値は、ＰＷＭ信号
が第１の論理レベルにある時間Δｔ、と第２の論理レベ
ルにある時間Δｔ２の差に比例した値になり、この値は
該立上り時刻ｔＥにおいてラッチ回路にラッチされ、そ
の直後、可逆カウンタはクリアされる。以後、上述のカ
ウント動作がくり返される。一方、イネーブル信号は、
可逆カウンタの計数タイミングに同期して該カウンタを
カウントイネーブルにする。したがって、イネーブル信
号のパルスレートをｆとすると、可逆カウンタは周波数
ｆでＣＰをカウントすることになり、時間Δｔ２．Δｔ
２にそれぞれｆΔｔ、、ｆΔｔ２個のＣＰをカウントす
る。いま、基準パルスレートをｆ。とすると、ラッチ回
路にラッチされるカウント値は ・・・・・・　（１） にな９５基準値にｆ／ｆ、を乗じた復調信号が得られる
。

パルスレートｆは乗数生成回路によって、次のようにし
て生成される。

乗数生成回路の半積分回路のビット幅をＮビット、クロ
ックパルスレートをｆｃｐとし、数Ｍを半積分回路に入
力してクロック毎に累算（デジタル積分）すると２Ｎ／
Ｍクロック毎に桁上信号が出力される。その結果、桁、
ト信号が出力されるパルスレートをｆとすると、次式が
成立つ。

したがって、この桁上信号をクロックパルスに同期させ
て可逆カウンタにイネーブル信号として印加することに
より、乗数ｆ／ｆ０を乗じた復調信号が得られる。

（実施例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の乗算型パルス幅ｆ；Ａ信号復調回路の
一実施例のブロック図、第２図はＰＷＭ信号とアップ／
ダウンカウンタ２１および２２のカウント値のタイミン
グチャートである。

本実施例の乗悼型パルス幅変調信号復調回路は、カスケ
ードに接続されたアップ／ダウンカウンタ（以下、Ｕ／
Ｄカウンタと記す）２＋　、２２と、微分回路１と、ラ
ッチ回路３と乗数生成回路４によって構成されている。

微分回路１は、４個のＤ−ＦＦ　（クワドＤ−ＦＦ）５
とナントゲート６で成っている。Ｄ−ＦＦ５の１つのＤ
入力Ｉ　ＤｌｄＰＷＭ信号に接続され、その出力ＩＱは
もう一つのＤ−ＦＦのＤ入力２Ｄとナントゲート６の１
つの入力に接続されている。また、Ｄ入力２Ｄに対応す
る反転出力２Ｑはナントゲート６の他の入力に接続され
ている。

ＰＷＭ信号が立上ると、次のＣＰの立、ヒリで、ＰＷＭ
信号のハイレベルがＤ−ＦＦＳ内の１つのＤ−ＦＦにラ
ッチされ、出力ＩＱに接続されている他のＤ入力２Ｄお
よびナントゲート６の１つの入力はロウレベルからハイ
レベルに移る。Ｄ入力２Ｄは次のクロックの立上りでラ
ッチされ、それに対応する反転出力２互はハイレベルが
らロウレベルに移る。このように、反転出力２ζは出力
ＩＱより１クロツク遅れて遷移するので、ナントゲート
６の２つの入力は、その１クロツクの間だけ、両者が同
時にハイレベルとなり、その結果、第２図に示されてい
るように、ＰＷＭ信号の立上り時の近傍において、パル
ス幅が１クロツクの微分パルスが生成され、クリア信号
としてナントゲート６から出力される。

４ビットＵ／Ｄカウンタ２．．２２は、カスケードに接
続されて８ビツトのＵ／Ｄカウンタ２、および２２を構
成し、イネーブル入力ＰＥがロウレベルのとき、カウン
トイネーブルになる。また、Ｕ／′５入力にはＰＷＭ信
号か入力され、クリア入力には微分回路１から出力され
るクリア信号が入力される。このようにして、ＰＷＭ信
号の立上りでＵ／Ｄカウンタ２．および２２はクリアさ
れてＯＯＨからカウントを開始し、ＰＷＭ信号のデユー
ティサイクルに比例した値までアップカウントし、その
ダウンエツジでダウンカウントを始める（第２図）。

したがって、デユーティサイクルが５０％のとき（第２
図ＰＷＭ信号１）、ＰＷＭ信−号の、次の立上りエツジ
１．におけるカウント値はＯＯＨになる（第２図曲線Ａ
２）。しかし、デユーティサイクルが５０％でないとき
例えば４０％のとき（第２図ＰＷＭイ；ｉ′＋２）、Ｕ
／Ｄカウンタ２．および２２は、デユーティサイクルが
５０％のときの４７５までカウントした後、ＰＷＭ信号
のダウンエツジでダウンカウントを始め、次の立上りエ
ツジｔ、において、Ｕ／ＤカウンタはアンダフローＤＡ
を発生ずる（第２図曲線Ａ２）。データＤＡはラッチす
ることにより、読取ることができる。

ラッチ回路３は８個のＤ−ＦＦ　（オフタルＤ−ＦＦ）
で構成された８ビツトのもので、Ｌｌ／Ｄカウンタ２．
および２２の８ビツト出力を、ＰＷＭイ３号の立ヒリエ
ッジでラッチし、データＤＯ。

Ｄ　＋　、　””、　Ｄ　７として出力する。面述した
ように、微分回路１は、ＰＷＭ信号の立上りの次のＣＰ
の立上りのタイミングでクリア信号を生成するので、Ｕ
／Ｄカウンタ２１および２２の出力がラッチ回路３によ
ってラッチされた後に該カウンタはクリアされる。

乗数生成回路４は半積分回路７と同期回路８によって構
成されている。

半積分回路７は、カスケード接続された２つの４ビツト
全加算器９１および９２と、レジスタＩＯによって構成
され、８ビツトの入力データＭＯ。

Ｍ　＋　、　””　、　Ｍ　ｔと５　レジスタ１０から
帰還されたデータがＣＰ毎に全加算器９１および９□に
よって加算されてレジスタ１０にラッチされる通常の半
槓分惺である。最上位ビットからの桁上信号が出７Ｊ　
Ｃ４に得られる。桁上信号Ｃ４のパルスレートｆは式（
２）に示されているようになる。同期回路８は、インバ
ータ１２とナントゲート１１で構成され、桁上信号とＣ
Ｐの反転信号は、ナントゲート１１に印加され、ＣＰに
同期した乗数パルス１３がＵ／Ｄカウンタ２、および２
２に伝送される。

次に本実施例の動作を説明する。

第３図は、第１図の回路の要部の入出力信号のタイミン
グチャートである。

乗数ｆ／ｆ０が乗算された復調信号を得る場合には、式
（２）においてＮ＝８とおいて得られる数Ｍが８ビツト
の２進数ＭＯ、Ｍｌ　、−、ＭＷとして半積分回路７に
入力される。半積分回路７はクロックの立上り毎に数Ｍ
を累算し、パルスレートｆの桁上信号Ｃ４を出力する。

ナントゲート！１は桁上４５号Ｃ４と、ＣＰの反転信号
（インバータ１２の出力）から、ＣＰに同期した乗数パ
ルス１３（パルスレートｆ）を生成してＵ／Ｄカウンタ
のイネーブル入力ＰＦ、に伝送する。このとき、ナント
ゲートｌｌ内部における伝送遅れのため、乗数パルス１
３の立上りはＣＰの立上りエツジより僅かにおくれる。

Ｌｌ／Ｄカウンタ２．および２２は、乗数パルス１３が
ロウレベルにある期間中のＣＰの立上りエツジのタイミ
ングで、ＣＰをカウントする。

したがって、Ｕ／Ｄカウンタ２．および２２は乗数パル
ス毎に１個のＣＰをカウントするので、ラッチ回路３に
ラッチされるＵ／Ｄカウンタ２１および２２の出力は、
ｎｌ「述したようにｆ（Δ１−Δｔ２）になる。

第２図の曲線Ｂｌ、Ｂ２は、乗数パルス１３のパルスレ
ートｆ、が１．６ｆＡ　（ｆＡは、曲１ｉ１Ａ１゜Ａ２
に対応する乗数パルスのパルスレート）である場合にお
いて、ＰＷＭ信号のデユーティサイクルがそれぞれ５０
％、４０％のときのＵ／Ｄカウンタ２１および２２のカ
ウント特性を示す図である。

９二Ｆニリエッジｔ、におけるアンダフロー値Ｄ８は１
．６ＤＡになり、この値はラッチ回路３に保持される。

このように曲線Ａ１、Ａ２に比べ、ｆＲ／ｆＡ倍の復調
信号を読むことができる。

〔発明の効果〕

以干説明したように本発明は、Ｐ　Ｗ　Ｍ　（；１３号
の１′Ｌヒリ／立下りに応じて口■進カウンタをアップ
／ダウンカウントさせ、乗数に対応するパルスレートの
イネーブルイ８−号によって該カウンタがカウントイネ
ーブル状態になる周波数を制御することにより、復調（
２号の倍率を制御することができ、それにより、少い回
路点数でＰＷＭ信号の復調と乗算を同時に行うことがで
きる効果を有する。

【図面の簡単な説明】

第１図は本発明の乗算型パルス幅変調信号復調回路の一
実施例のブロック図、第２図はＰＷＭ信号とＵ／Ｄカウ
ンタ２１および２２のカウント値のタイミングチャート
、第３図は第１図の回路の要部の人出力信号のタイミン
グチャートである。 １・・・・・・微分回路、 ２、．２２・・・−Ｕ　／　Ｄカウンタ、３・・・・・
・ラッチ回路、 ４・・・・・・乗数生成回路、 ５−−−−−−　Ｄ　−Ｆ　Ｆ、 ６、　ｌ］−−−−−−ナントゲート、７−−−−−−
半積分回路、 ８・・・・・・同期回路、 ９□、　９　、−−−−−−全加算器、１０−・・〜・
レジスタ、 １２・・・・・・インバータ、 ＋　３−−−−−乗数パルス。 馬３図

Claims (1)

1. 【特許請求の範囲】 １、パルス幅変調信号が第１または第２の論理レベルの
   とき、それぞれアップカウントまたはダウンカウントし
   、クリア信号が伝達されるとクリアされ、イネーブル信
   号が第１または第２の論理レベルのとき、それぞれカウ
   ントイネーブルまたはカウントディスエーブルにされる
   可逆カウンタと、 前記パルス幅変調信号が第２の論理レベルから第１の論
   理レベルに移るエッヂで前記可逆カウンタの出力をラッ
   チするラッチ回路と、 前記パルス幅変調信号が第２の論理レベルから第１の論
   理レベルに移るとき、前記ラッチ回路が可逆カウンタの
   出力をラッチした直後に前記クリア信号を可逆カウンタ
   に出力する微分回路と、所望のパルスレートのイネーブ
   ル信号を生成して該信号を可逆カウンタの計数タイミン
   グに同期して出力する乗数生成回路を有する乗算型パル
   ス幅変調信号復調回路。 ２、前記乗数生成回路が、前記所望のパルスレートに対
   応する数を、クロック毎に累算し、最上位ビットの桁上
   信号を出力する半積分回路と、該桁上信号を入力すると
   、前記可逆カウンタの計数タイミングに同期するイネー
   ブル信号を該可逆カウンタに出力する同期回路を含んで
   いる請求項１に記載の乗算型パルス幅変調信号復調回路
   。