JPH02309727A - 時分割多重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、多重化装置に用いられる多重化方式に関し、
特に、多重するデータの速度が広範囲に及ぶ多重化装置
に有効な時分割多重化方式に関する。

〔従来の技術〕

従来、この種の多重化方式では、８ビツトの・ぐラレル
多重分離回路を用いて種々の速度を有するデータの時分
割多重・分離を行っている。

〔発明が解決しようとする問題点〕

上述した従来の多重化方式では、８ビツトのノクラレル
多重分離回路のみを用いているため、一つの多重化デー
タに対して最低でも８ビツトを使用することになる。こ
のため、８ビツト以下のビ。

トで多重可能な低速度のデータ及び８ピ、トの倍数の速
度でないデータ等の場合には空きビットが生じることに
なる。つまり、８ビツト以下のビットで多重可能な低速
度のデータ及び８ビツトの倍数の速度でないデータ等の
場合には、多重化効率が悪くなるという問題点がある。

本発明の目的は８ビツト以下のビットで多重可能な低速
度のデータ及び８ビツトの倍数の速度でないデータ等の
場合にも多重化効率が悪化することのない時分割多重化
方式を提供することにある。

〔問題点を解決するための手段〕

本発明では、８ピツ）　ｔｅラレル・ぐスに接続された
８ビットノソラレルパス多重分離回路部と、１ビツトシ
リアルバスに接続された１ビットシリアルバス多重分離
回路部と、上記のパラレルパスとシリアルバスを多重分
離するためのシリアルパラレル多重分離回路部とを有し
ていることを特徴としている。

〔実施例〕

以下本発明について実施例によって説明する。

第１図を参照して、８ビットパラレルパス多重分離回路
部ａ及び１ピットシリアルバス多重分離回路部すは種々
のデータ速度を有する複数のデータインタフェース部と
インタフェースをとっている。これら多重分離回路部ａ
及びｂはシリアルパラレル多重分離回路部Ｃに接続され
、多重分離回路部Ｃは上位多重化部に接続されている。

多重分離部ａの・ぐラレルパス多重分離制御回路１には
ｉ４ラレルパスで多重するデータインタフェースのアド
レスが予め設定され、多重分離部すのシリアルバス多重
分離制御回路４にはシリアルバスで多重するデータイン
タフェースのアドレスが予め設定される。

上位多重部からのクロック信号がタイミング回路１０に
与えられ、タイミング回路１ｏはクロック信号に基づい
てタイミング信号を生成する。多重分離制御回路１及び
４はタイミング信号に従って設定されたアドレス信号を
データインタフェースへ出力する。複数のデータインタ
フェース部は各々にアドレスを有しており、自アドレス
と一致したアドレス信号を多重分離制御回路ｌ及び４よ
り受けた際、データを各々シリアル又はパラレルの対応
するパスへ出力する。

・ぐラレル多重回路２及びシリアル多重回路５はデータ
インタフェース部からのデータをそれぞれ多重分離制御
回路１及び４からのタイミング信号に従ってとりこみ、
多重分離回路部Ｃのシリアル・ぐラレル多重回路８ヘデ
ータを渡す。

シリアル・ぐラレル多重・分離制御回路７にはシリアル
バス・ノＪ？ラレルパスの多重順序等の情報が予め設定
され、シリアルパラレル多重分離回路Ｃはシリアルｉ＜
？ラレル多重回路８及びシリアルパラレル分離回路９ヘ
タイミング生成回路１ｏのタイミング信号に従ってシリ
アルバス、ノソラレルバスの多重及び分離のタイミング
を与える。

シリアルパラレル多重回路８はシリアルバスを８ビツト
のノ４ラレルデータに変換し、シリアルパラレル多重分
離制御回路７からのタイミング情報に従ってシリアルバ
スとパラレルバスとのデータを多重して８ビツトデータ
を上位多重化部へ渡す。

以上多重化方向へのデータの流れについて説明したが９
分離側は多重化と逆の制御によシリアルバス及びパラレ
ルバスへの分離がなされデータインタフェース部へデー
タが渡たされる。

このように、低速データはシリアルバス側に。

高速のデータはパラレルパス側にアドレスを設定する等
によっての効率よい多重化の割りっけを行うことができ
、高い効率の多重化が実現できる。

〔発明の効果〕

以上説明したように本発明では、多重化装置内の多重・
分離部において従来のパラレル多重パスにシリアル多重
パスを追加することにより、広範囲な速度データの多重
化においても多重化効率の高い多重化装置を構成するこ
とができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路構成図である。 ａ・・・８ビットパラレルバス多重分離回路部、ｂ・・
・１ビットシリアルバス多重分離回路部、Ｃ・・・シリ
アルパラレル多重分離回路部、１・・・ノ９ラレル／Ｊ
ス多重分離制御回路、２・・・パラレルパス多重回路。 ３・・・・ぐラレルパス分離回路、４・・・シリアルバ
ス多重分離制御回路、５・・・シリアルバス多重回路、
６・・・シリアルバス分離回路、７・・・シリアルパラ
レル多重分離制御回路、８・・・シリアルパラレル多重
回路、９・・・シリアルパラレル分離回路、１０・・・
タイミング生成回路。

Claims (1)

【特許請求の範囲】
1. １、速度の異なる種々のデータを多重・分離する時分割
   多重装置に用いられ、パラレルバスに接続された８ビッ
   トパラレル多重分離回路部と、シリアルバスに接続され
   た１ビットシリアル多重分離回路部と、前記８ビットパ
   ラレル多重分離回路部及び前記１ビットシリアル多重分
   離回路部に接続された多重分離回路部とを備え、時分割
   多重・分離を行うようにしたことを特徴とする時分割多
   重化方式。