JPH02309621A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要） 貼合せ法を用いて形成された基板を有する半導体装置に
関し、 低コストで製造でき、しかも製造歩留りを改善すること
を目的とし、 １ＴＶが２　ｔｌｍ　／　Ｌ５ｃｉ以下で、かつ、窪み
の最大スロープ角が０．４°以下であるウェハを用いた
構成とする。

〔産業上の利用分野〕

本発明は、貼合せ法を用いて形成された基板を有する半
導体装置に関する１゜ 例えば、２枚のシリコンウェハを酸化した後これらをア
ニールによって貼合せ、片面をＩＪＩ摩して一方のシリ
コンウェハを露出させた構造の８０１（ｓｉｌｉｃｏｎ
　ｏｎ　１ｎｓｕｌａｔｏｒ）が知られているが、一般
に、シリコンウェハ表面には僅かな窪みが存在するため
、その部分が晶合せ時の未接着領域として貼合Ｉ！後も
残り、その後のパターニングやエツチング等のプロセス
中に剥れを生じる原因となる。

そこで、製造歩留りのよい半導（４１￥ｉ置を作成する
には、−り１ハの平１Ｂ度に対する適ＶＪへ規格が必費
である。

〔従来の技術〕

第２図は一般のＳｏｌの製造工程図を示す。同図＜Ａ）
において、２つのシリコノウ１ハ１，２を夫々酸化して
周囲に酸化シリコン膜３＋　、３２を形成し、同図（Ｂ
）に示す如く、２つのウェハ１．２を貼合せる。しかる
後、破線に沿って片面を研摩して一方のウェハ１を露出
させて同図（Ｃ）に示すＳｏｌを得る。この場合、一般
に、シリ」ンウエハ表面には僅かな窪みが存在し、第３
図に示すように例えばシリコンウェハ２に窪み４が存在
すると、その部分が貼合せ時の未接着領域５として貼合
せ後も残る。この未接着領域５はその後のプロセス中の
剥れを生じ、この部分のみが不良となるだけでなく、剥
れたシリ」ン片が他の領域にも付着してその領域も不良
となる。

第４図は窪み個数対１μｍ以上の大きさの剥れの頻度の
関係を示す図である。同図中、０後部分は貼合せに際し
てパルス電圧を用いなかった場合の特性、０扱部分と斜
線部分とを加えた部分は貼合せに際してパルス電圧を用
いた場合の特性である。又、窪みの直径は２μｌ〜１０
μｍである、１同図より明らかな如く、剥れ頻度はある
「み個数から指数ｆｌｌａ的にＨ′ｌ加しているが、こ
れは、「み個数が多いということはスロープの急峻な（
第５図に示すスロープ角θが小さい）「みが多く、その
直径が大きくなっているためと考えられる。即ら、窪み
個数のある点より剥れ頻度が急に増加するのは、窪みの
形状が悪くなるからである。従って、第４図では剥れ頻
度に対する横軸をを窪み個数としているが、興れ頻度は
窪みの大きさく直径）及びスロープ角の関数でもある。

そこで、現右のウェハ規格には「目視で見える「みかな
いこと１と定義されており、現在一般に製造されている
半導体装置ではこの規格に基づいたウェハを用いている
が、貼合せ法を用いて１４４６を製造する場合に番ユこ
の程度の規格では確実な貼合せを行なうことはできない
。このため、ウェハの規格を厳しくしたり、或いは、製
造歩留りが低下しているのが現状である。

（発明が解決しようとする課題〕 即ち、貼合せ法を使用する場合は前記厳しくしたウェハ
規格に基づいてＬ　Ｔ　Ｖ　（１ｏｃａｌ　を旧ｃｋｎ
−ｅｓｓ　ｖａｌｕｅ　）が０．５ｚｚａ＋　／　１．
５ｃｔ！　（１，５ｃｉの中にある窪みの部分の高低差
が０．５μｍ）以下に作られた窪みのないウェハを用い
るが、これは特殊加工した超高平坦度ウェハである９、
このような超高平坦度ウェハは、一般のウェハ製造工程
で使用する装置ではなく、専用機として特殊管埋された
装置を使用するので、コスト高になり、又、量産できな
い問題点があった。又、一般のウェハ製造り程で使用す
る装置を用いて前記厳しくしたつ１ハ規格に基づいたウ
ェハを得ようとしても２０枚に１枚程度の非常に低い割
合でしか得ることができず、検査工程が余分にかかるだ
けでなく、検査時に塵埃が付着し易く、製造歩留りが低
くなる問題点があった。。

本発明は、低コストで製造でき、しかも製造歩留りを改
善できる半導体装置を提供することを目的とする。

Ｃ課題を解決するための手段〕 本発明はＬ王Ｖが２μｍ　／　１５ｃｉ以下で、がっ、
窪みの最大スロープ角が０．４°以下であるウェハを用
いる１゜ 〔ｎ用） 従来定義されていた過剰なウェハ規格を少しでｂ緩やか
にし、貼合せ法に適用するつ１ハに適切な規格を設定す
る。第１図（Ａ＞より明らかな如く、つ１ハの平坦度が
２μｍ／ｃｍ以上になると、貼合せ■稈で極端に歩留り
が悪くなり、一方、第１図（Ｂ）より明らかな如り、窪
みの最大スロープ角が０，４以上（スロープの傾斜が急
）であると極端に剥れ頻度が高くなり、直径の小さな窪
みでもそのスロープが急峻だと剥れを生じる割合が大き
い。

本発明では、１「■が２μ＋ａ　／　１．５ｃｒｉ以下
で、かつ、窪みの最大スロープ角が０４以上であるウェ
ハを用いているので、ｇｊ用機を用いて特殊側りした超
高平旧度つ１ハを使用しないでも、低コストで、歩留り
の良好な基板を得ることができる。

〔実施例〕

前述の特殊加工した超高平坦度ウェハは、ＬＴＶが０．
５μｍ　／　１．５ｃｔｉ以下で「みのないつ１ハのこ
とであるが、このような厳しい規格に入らないウェハで
も十分に歩留りの良い基板が１ｑられる。

第１図（Ａ）はＳｏｌ基板歩留りと平坦度との関係を丞
す図であり、以下説明する方法によって、Ｓｏｌを作成
したものである。平坦度はウェハ１　ｃｔｙｒ宛に対す
る高低差（μｍ）の割合を示すもので、ＬＴＶに対応す
る。

第１例として、２つのシリコンウェハを酸化した後これ
らを重ね合せ、ヒータに載置して５００℃〜８００℃に
加熱し、この状態で１００ｖ〜５００ｖのパルス電圧を
印加するくこの場合、１　ｔｏｒｒ程度の真窒にしても
よい）。次に、ヒータの温度を下げてつＴハを取出し、
このウェハを炉に入れて１０００℃〜１２５０℃の温度
で３０分以上アニールする。

アニール後に片面を研摩し、所定のシリコン厚にする。

この場合、貼合せ曲のシリコンウェハとして平坦度が種
々のものを用意しておき、貼合せ時にパルス電圧を印加
した場合及び印加しない場合の歩留りを求めたものが第
１図（Ａ）である。実線はパルス電圧を用いた方法、破
線はパルス電圧を用いなかった方法である。

第１図（Ａ）より明らかな如く、特にパルス電圧を用い
て貼合せを行なえば、平坦度２μｍ／Ｃ＃Ｉ程度までで
あれば歩留り　１００％近くを得ることがテキ、従来ノ
ようにＬＴＶを０．５μｍ　／　１．５ｃａｌ以下と過
剰な規格にしないでも、Ｌｆｖを２μＩ／１．５ｃｔｉ
以下に定めたウェハを用いれば十分に良好な歩留りを得
ることができる。囚に、パルス電圧を用いない方法にお
いても、［ＴＶを１５μｌｌｌ／１．５ｃｄ以下に定め
たつ１ハを用いれば十分である。。

一方、第４図を用いて前述した如く、剥れＶ４度は窪み
のスロープ角にも関連があるため、第１図（Ａ）におい
て説明したようなり、　Ｔ　Ｖのみを考慮に入れるだけ
では不十分である。即ち、Ｌ　Ｔ　Ｖが２μｍ／１．５
ｉ以下であってもスロープ角が非常に小さい窪みであれ
ば、剥れの原因となる。そこで、パルス電圧を用いて貼
合せたものにおいて剥れ部分の窪みの最大スロープ角ど
窪みの個数（剥れの頻度に対応）との関係について実験
したとごろ、第１図（Ｂ）に示す結果を１９だ。第１図
（Ｂ）より明らかな如く、スロープ角が０．４°以下で
あれば剥れ頻度が少ないことがわかり、第１図（Ａ＞に
示す結果と合せ、ＬＴＶが２μＩ／１．５ＣＭ以下で、
かつ、最大スロープ角が０．４°以上であるウェハを貼
合せれば剥れを生じない半導体基板を作成することがで
きる。

従って、従来のようにＬＴＶが０．５μｍ／１．５ｃｔ
ｉ以小で窪みがないという過剰な規格を設けないでも、
ＬＴＶが２μｌ／１．５ＣＩＡ以下で、かつ、最大スロ
ープ角が０．４°以下という規格に入っていれば低コス
トで、歩留りの良好な半導体基板を得ることができる。

又、つ【ハを適当な状態に反らせると接４強度が増加し
て未接着領域が減少することから、従来では故意につＴ
ハを反らせて接着していた（このようにづると、露光処
ｙＰおよび熱９８狸を確実に行なえない）。然るに、本
発明では確実に貼合せを行なうことができるので、従来
のように余りウェハを反らせないでもよく、従って、露
光処即や熱処即においても問題を生じることはない。

第２例として、−ｌ＋のシリコンウェハを酸化して酸化
股上にＣＶＤ法で多結晶シリ」ンを成長させ（この場合
、多結晶シリコンでなく、アモルファス・シリコンでも
よい）、多結晶シリコン表面を本発明が定義する規格内
に入るように研摩する。

一方、別に用意しておいたシリ」ンウＩハの片面を上記
規格内に入るように研摩する。これら２つのシリ」ンウ
Ｉハの研摩面と・うじを前記第１例と同様の方法で貼合
１１県子を形成する面を研摩する４゜ 第３例として、一方のシリコンウェハトに蒸着又はＣＶ
Ｄ法で高融点金属を八長さけ、高融点金属表面を本発明
が定義する規格内に入るように１σ１１？する。一方、
別に用意しておいたシリコンウェハの片面を上記規格内
に入るように研摩する。高融点金属の研摩面上に別に用
意しておいたシリ」ンウエハを研摩面どうし接するよう
に載せ、この金属の融点温度以内でアニールしくこのア
ニールの際、ラビッド・アニール（短時間熱処ＩＩＩり
を用いてもよい）、素子を形成する而を研摩する。

なお、第１例〜第３例とも、シリコンウェハの代りに化
合物半導体ウェハ、又は、酸化シリコンやアルミナ等の
絶縁体つ１ハを用いてもよい。

〔発明の効果〕

以上説明した如く、本発明によれば、超高平ｌＥ１度ウ
ェハを用いないでも前述の規格のウェハを用いて貼合せ
を行なえば、低コストで、しかｂ１歩留りよく基板を作
成できる。又、剥れを生じないので、ウェハブＯセス中
において汚染の問題がなく、チップ歩留りが改善できる
。更に、確実に貼合せることができるので、ウェハを余
り反らせないでもよく、このため、露光処理や熱処即を
確実に行ない得る。

【図面の簡単な説明】

第１図は本発明による規格を説明する図、第２図は一般
のＳｏｌの製造工程図、 第３図は未接石領域による剥れを説明する図、第４図は
窪み個数対剥れ頻度の関係を示す図、第５図は窪みのス
ロープ角を説明する図である。 図において、 １．２はシリコンウェハ、 ３は酸化シリコン膜、 ４は窪み、 ５は未接着領域 を示す。 Ｉ頬１０叶７哨（つ− 第１図 木Ｊ讐１領ｎ阪による中ｌれを説明する図ｔａ３　図 窪み（！ｌ牧− 貨み４固数１ｆｌＪｙｔ須次の関係ｒホす２第４図 ｗみｎスｏ−ｒ角２睨［１１５ｆＪＩ！１第　５　図

Claims (1)

1. 【特許請求の範囲】 ２つのウェハを貼合せ法を用いて形成した基板を有する
   半導体装置において、 ＬＴＶ（ｌｏｃａｌｔｈｉｃｋｎｅｓｓｖａｌｕｅ）が
   ２μｍ／１．５ｃｍ＾２以下で、かつ、窪みの最大スロ
   ープ角が０．４゜以下であるウェハを用いてなることを
   特徴とする半導体装置。