JPH02308296A - ビデオ信号周波数逓倍装置 - Google Patents
ビデオ信号周波数逓倍装置Info
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- JPH02308296A JPH02308296A JP1130667A JP13066789A JPH02308296A JP H02308296 A JPH02308296 A JP H02308296A JP 1130667 A JP1130667 A JP 1130667A JP 13066789 A JP13066789 A JP 13066789A JP H02308296 A JPH02308296 A JP H02308296A
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- video signal
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 238000009125 cardiac resynchronization therapy Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000005236 sound signal Effects 0.000 description 2
- 239000009566 Mao-to Substances 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はビデオ信号周波数逓倍装置に関し、特に、簡単
な構成の付加によってビデオ信号の周波数を逓倍してＣ
ＲＴ上の画像の解像度を上げるビデオ信号周波数逓倍装
置に関する。
な構成の付加によってビデオ信号の周波数を逓倍してＣ
ＲＴ上の画像の解像度を上げるビデオ信号周波数逓倍装
置に関する。
ＣＲＴを利用した映像装置としては、テレビ、ワードプ
ロセッサ、各種のディスプレイ等がある。
ロセッサ、各種のディスプレイ等がある。
例えば、テレビは、テレビ放送という本来の使用に加え
てテレビゲーム等にも利用される。テレビゲーム用映像
信号発生装置として、例えば、同一出願人によって提案
された特開昭６４−７３８１９号公報に示されるものが
ある。この公報によって提案された映像信号発生装置に
おいては、ビデオＲＡＭからスト−りに従った画像デー
タを読み出し、この画像データを予め記憶しているカラ
ーデータに基づいて映像信号（ＲＧＢアナログ信号、あ
るいは映像色信号）に変換し、これをＣＲＴに出力する
。これによってテレビゲームがＣＲＴ上にカラ−映像で
表示される。ビデオＲＡＭから読み出された画像データ
は複数ビットのデータによって１ドツトの画素を形成し
ており、この画素（ドツト）信号が所定のビデオ信号周
波数で出力される。例えば、！ラスタ（６３，５ｕ ｓ
ｅｃ ）を２５６ ドツトとし、２５６ラスクによっ
て１フレームを構成した場合、ビデオ信号周波数は５
Ｍ Ｈｚとなる。このようにして定まる周波数でビデオ
信号を発生することにより所定の映像をＣＲＴ上に表示
することができる。１画素が８ビツトの信号のときは、
２５６階調の画像表示が可能であり、また、上述したフ
レーム構成においては、１キャラクタ−が１６ Ｘ １
６ドツトのときは、２５６÷１６＝１６となって縦横１
６Ｘ１６キヤラクターの表示が可能になる。
てテレビゲーム等にも利用される。テレビゲーム用映像
信号発生装置として、例えば、同一出願人によって提案
された特開昭６４−７３８１９号公報に示されるものが
ある。この公報によって提案された映像信号発生装置に
おいては、ビデオＲＡＭからスト−りに従った画像デー
タを読み出し、この画像データを予め記憶しているカラ
ーデータに基づいて映像信号（ＲＧＢアナログ信号、あ
るいは映像色信号）に変換し、これをＣＲＴに出力する
。これによってテレビゲームがＣＲＴ上にカラ−映像で
表示される。ビデオＲＡＭから読み出された画像データ
は複数ビットのデータによって１ドツトの画素を形成し
ており、この画素（ドツト）信号が所定のビデオ信号周
波数で出力される。例えば、！ラスタ（６３，５ｕ ｓ
ｅｃ ）を２５６ ドツトとし、２５６ラスクによっ
て１フレームを構成した場合、ビデオ信号周波数は５
Ｍ Ｈｚとなる。このようにして定まる周波数でビデオ
信号を発生することにより所定の映像をＣＲＴ上に表示
することができる。１画素が８ビツトの信号のときは、
２５６階調の画像表示が可能であり、また、上述したフ
レーム構成においては、１キャラクタ−が１６ Ｘ １
６ドツトのときは、２５６÷１６＝１６となって縦横１
６Ｘ１６キヤラクターの表示が可能になる。
しかし、従来の映像信号発生装置によると、ビデオ信号
周波数が、例えは、５ＭＨｚであるとすると、１ラスタ
時限（例えば、６３．５μｓｅｃ ）では２５６ ドツ
トの画素信号しか出力できない、このため、画像の解像
度を上げようとしてもそれに対応することができず、そ
のためには、半導体チップそのものを交換しなければな
らない。
周波数が、例えは、５ＭＨｚであるとすると、１ラスタ
時限（例えば、６３．５μｓｅｃ ）では２５６ ドツ
トの画素信号しか出力できない、このため、画像の解像
度を上げようとしてもそれに対応することができず、そ
のためには、半導体チップそのものを交換しなければな
らない。
従って、本発明の目的は簡単な構成の回路を付加するだ
けでビデオ信号の周波数を逓倍することができるビデオ
信号周波数逓倍装置を提供することである。
けでビデオ信号の周波数を逓倍することができるビデオ
信号周波数逓倍装置を提供することである。
本発明は以上述べた目的を実現するため、設定された時
限において、例えば、８ビツトあるいは１６ビツトの画
素信号を逓倍数に応じて分割することにより複数の画素
信号を発生するビデオ信号周波数逓倍装置を提供する。
限において、例えば、８ビツトあるいは１６ビツトの画
素信号を逓倍数に応じて分割することにより複数の画素
信号を発生するビデオ信号周波数逓倍装置を提供する。
本発明の映像信号発生装置は以下の手段を備えている。
（１）ビデオディスプレイコントーラ
ＲＯＭに格納されたテレビゲーム等のプログラムを解読
するＣＰＵの制御を受けることによりビデオＲＡＭから
スト−りに従った画像データを読み出す。この画像デー
タは逓倍される以前の周波数であり、例えば、５ＭＨｚ
あるいは１０ＭＨｚとする。
するＣＰＵの制御を受けることによりビデオＲＡＭから
スト−りに従った画像データを読み出す。この画像デー
タは逓倍される以前の周波数であり、例えば、５ＭＨｚ
あるいは１０ＭＨｚとする。
（２）クロック信号発生回路
ビデオディスプレイコントローラから出力される画像デ
ータを逓倍する周波数、例えば、１０ＭＨｚあるいは２
０ＭＨｚのクロック信号を発生する。
ータを逓倍する周波数、例えば、１０ＭＨｚあるいは２
０ＭＨｚのクロック信号を発生する。
（３）スイッチ回路
ビデオ信号の逓倍比に応じた複数の入力端子と１つの出
力端子を有する。複数の入力端子はビデオディスプレイ
コントローラの出力に接続され、その１つが前記クロッ
ク信号に同期して順次出力端子に接続される。
力端子を有する。複数の入力端子はビデオディスプレイ
コントローラの出力に接続され、その１つが前記クロッ
ク信号に同期して順次出力端子に接続される。
ビデオディスプレイコントローラから４ビツトずつのビ
デオ信号が８ビツトの信号となって、例えば、１０ＭＨ
ｚの周波数で出力されるものと仮定する。ビデオディプ
レイコントローラの出力用データバスは４ビツトのデー
タバス幅に２分されてスイッチ回路の２つの入力端子に
接続される。逓倍周波数を２０ＭＨｚとすると、スイッ
チ回路の２つの入力端子は２０ＭＩ（ｚのクロック周波
数に同期して交互に出力端子に接続される。これによっ
て４ビツトによって１画素を形成するビデオ信号が２０
ＭＨｚに逓倍されてスイッチ回路より出力される。
デオ信号が８ビツトの信号となって、例えば、１０ＭＨ
ｚの周波数で出力されるものと仮定する。ビデオディプ
レイコントローラの出力用データバスは４ビツトのデー
タバス幅に２分されてスイッチ回路の２つの入力端子に
接続される。逓倍周波数を２０ＭＨｚとすると、スイッ
チ回路の２つの入力端子は２０ＭＩ（ｚのクロック周波
数に同期して交互に出力端子に接続される。これによっ
て４ビツトによって１画素を形成するビデオ信号が２０
ＭＨｚに逓倍されてスイッチ回路より出力される。
以下、本発明のビデオ信号周波数逓倍装置を詳細に説明
する。
する。
第１図はテレビゲーム等を行う映像表示装置を示し、主
としてビデオティスプレィコントローラＬ ＣＰＵ２、
ビデオカラーエンコーダ３、プログラマブルサウンドジ
ェネレータ４より構成される。ビデオディスプレイコン
トローラｌはＲＯＭ５に格納されたテレビゲーム等のプ
ログラムを解読するＣＰＵ２の制御によって、ビデオＲ
ＡＭ７からそのストーリに従った画像データを読み出し
てビデオカラーエンコーダ３に供給する。ＣＰＵ２はＲ
ＯＭ５のプログラムに基づいて所定の制御を行い、それ
に伴ってデータや演算結果等を一時的にＲＡＭ６に記憶
する。画像データを入力したビデオカラーエンコーダ３
は内部のカラーデータに基づいてＲＧＢアナログ信号、
あるいはＲＧＢアナログ信号をマトリクス変換して作成
する映像色信号（輝度信号と色差信号を含む）を出力す
る。
としてビデオティスプレィコントローラＬ ＣＰＵ２、
ビデオカラーエンコーダ３、プログラマブルサウンドジ
ェネレータ４より構成される。ビデオディスプレイコン
トローラｌはＲＯＭ５に格納されたテレビゲーム等のプ
ログラムを解読するＣＰＵ２の制御によって、ビデオＲ
ＡＭ７からそのストーリに従った画像データを読み出し
てビデオカラーエンコーダ３に供給する。ＣＰＵ２はＲ
ＯＭ５のプログラムに基づいて所定の制御を行い、それ
に伴ってデータや演算結果等を一時的にＲＡＭ６に記憶
する。画像データを入力したビデオカラーエンコーダ３
は内部のカラーデータに基づいてＲＧＢアナログ信号、
あるいはＲＧＢアナログ信号をマトリクス変換して作成
する映像色信号（輝度信号と色差信号を含む）を出力す
る。
また、プログラマブルサウンドジェネレータ４はＣＰＵ
２を介して入力するＲＯＭ５の内容に基づ、 いてアナ
ログ音信号を左右のステレオ音として出力する。ビデオ
カラーエンコーダ３より出力される映像色信号はインタ
ーフェース８を介してコンポジット信号としてテレビ９
へ与えられ、また、ＲＧＢアナログ信号はインターフェ
ース１０を介して専用モニタ装置として使用されるテレ
ビ９のＣＲＴへ直接与えられる。一方、左右のアナログ
音信号は増幅器１１ａ、Ｉｌｂを介してスピーカ１２ａ
、１２ｂへ与えられて発音させる。
２を介して入力するＲＯＭ５の内容に基づ、 いてアナ
ログ音信号を左右のステレオ音として出力する。ビデオ
カラーエンコーダ３より出力される映像色信号はインタ
ーフェース８を介してコンポジット信号としてテレビ９
へ与えられ、また、ＲＧＢアナログ信号はインターフェ
ース１０を介して専用モニタ装置として使用されるテレ
ビ９のＣＲＴへ直接与えられる。一方、左右のアナログ
音信号は増幅器１１ａ、Ｉｌｂを介してスピーカ１２ａ
、１２ｂへ与えられて発音させる。
第２図はＶＲＡＭ７との間でデータ転送を行うビデオデ
ィスプレイコントローラ１を示し、各種のレジスタを有
するコントロール部２ｏ、アドレスユニット２１、ＣＰ
Ｕすｉド／ライトバンファ２２、スプライトアトリビュ
ーテーブルバッファ２３、スプライトシフトレジスタ２
４、バックグラウンドシフトレジスタ２５、データバス
バッファ２６、同期回路２７、プライオリティ回路２８
を有する。
ィスプレイコントローラ１を示し、各種のレジスタを有
するコントロール部２ｏ、アドレスユニット２１、ＣＰ
Ｕすｉド／ライトバンファ２２、スプライトアトリビュ
ーテーブルバッファ２３、スプライトシフトレジスタ２
４、バックグラウンドシフトレジスタ２５、データバス
バッファ２６、同期回路２７、プライオリティ回路２８
を有する。
コントロール部２０はＣＰＵ２がＶＲＡＭ７にデータを
ライト／リードするときビデオディスプレイコントロー
ラ１が間に合わない場合に「Ｌ」を出力してその間ＣＰ
Ｕ２にその状態を保持させる丁ｒ端子と、割り込み要求
信号を出力するＴＴＷ端子と、１ドツト（画素）の周波
数のクロックを入力するＣＫ端子と、初期化のリセット
信号を入力する丁ｒ丁丁Ｔ端子と、８ビツト／１６ビツ
トのデータバス幅の選択を行うデータバス幅切換信号を
入力するＥ Ｘ ８ ／１６端子を有する。
ライト／リードするときビデオディスプレイコントロー
ラ１が間に合わない場合に「Ｌ」を出力してその間ＣＰ
Ｕ２にその状態を保持させる丁ｒ端子と、割り込み要求
信号を出力するＴＴＷ端子と、１ドツト（画素）の周波
数のクロックを入力するＣＫ端子と、初期化のリセット
信号を入力する丁ｒ丁丁Ｔ端子と、８ビツト／１６ビツ
トのデータバス幅の選択を行うデータバス幅切換信号を
入力するＥ Ｘ ８ ／１６端子を有する。
アドレスユニット２１はＶＲＡＭ７のアドレス信号を出
力するＭＡＯ〜ＭＡ１５端子に接続されている。ＶＲＡ
Ｍ７のアドレス空間は、例えは、６５５３６ワード（１
ワード１６ビツト）である。また、アドレスユニット２
１．ＣＰＵリード／ライトバッファ２２、スプライトア
トリビュートテーブル２３、スプライトシフトレジスタ
２４、バックグラウンドシフトレジスタ２５はデータバ
スを介してＭＤＯ〜ＭＤＩ５に接続されている。ＭＤＯ
〜ＭＤ１５端子を介してＶＲＡＭ７のデータが入出力す
る。
力するＭＡＯ〜ＭＡ１５端子に接続されている。ＶＲＡ
Ｍ７のアドレス空間は、例えは、６５５３６ワード（１
ワード１６ビツト）である。また、アドレスユニット２
１．ＣＰＵリード／ライトバッファ２２、スプライトア
トリビュートテーブル２３、スプライトシフトレジスタ
２４、バックグラウンドシフトレジスタ２５はデータバ
スを介してＭＤＯ〜ＭＤＩ５に接続されている。ＭＤＯ
〜ＭＤ１５端子を介してＶＲＡＭ７のデータが入出力す
る。
スプライトシフトレジスタ２４はスプライトアトリビュ
ートテーブル２３を読んでパターン番号、スプライトカ
ラー等を得た後、それに基づいてＶＲＡＭ７をアクセス
し、ＶＲＡＭＶ内のスプライトジェネレータから読み出
されたパターンやスプライトカラーのデータをストアす
る。
ートテーブル２３を読んでパターン番号、スプライトカ
ラー等を得た後、それに基づいてＶＲＡＭ７をアクセス
し、ＶＲＡＭＶ内のスプライトジェネレータから読み出
されたパターンやスプライトカラーのデータをストアす
る。
バックグラウンドシフトレジスタ２５はラスク位置から
アドレスを生成してＶＲＡＭ？内のアトリビュートテー
ブルを読み、それから得られたキャラクタ−コードから
ＶＲＡＭＶ内のキャラクタジェネレータのアドレスを生
成し、そのアドレスに基づいて読み出されたパターンを
ＣＧオカラ−ともにストアする。
アドレスを生成してＶＲＡＭ？内のアトリビュートテー
ブルを読み、それから得られたキャラクタ−コードから
ＶＲＡＭＶ内のキャラクタジェネレータのアドレスを生
成し、そのアドレスに基づいて読み出されたパターンを
ＣＧオカラ−ともにストアする。
データバスバッファ２６はデータを入出力する端子ＤＯ
〜Ｄ１５に接続されている。ビデオディスプレイコント
ローラｌはＣＰＵ２を含むシステムのデータ幅に合わせ
て８ビツトインターフエース、１６ビツトインターフエ
ースの選択が可能であり、８ビツトインターフエースが
選択されたときは、ＤＯ−ＤＩ５端子のＤＯ〜Ｄ７が用
いられる。
〜Ｄ１５に接続されている。ビデオディスプレイコント
ローラｌはＣＰＵ２を含むシステムのデータ幅に合わせ
て８ビツトインターフエース、１６ビツトインターフエ
ースの選択が可能であり、８ビツトインターフエースが
選択されたときは、ＤＯ−ＤＩ５端子のＤＯ〜Ｄ７が用
いられる。
同期回路２７は表示期間を示す信号を示すＤＩＳＰ端子
、ＣＲＴに垂直同期をかける信号を出力するとともに外
部垂直同期信号を入力する］で端子、およびＣＲＴに水
平同期をかける信号を出力するとともに外部水平同期信
号を入力する■丁ＹＸで端子に接続されている。
、ＣＲＴに垂直同期をかける信号を出力するとともに外
部垂直同期信号を入力する］で端子、およびＣＲＴに水
平同期をかける信号を出力するとともに外部水平同期信
号を入力する■丁ＹＸで端子に接続されている。
プライオリティ回路２８はビデオデータを出力するＶＤ
Ｏ〜ＶＤＴ端子に接続され、かつ、ビデオデータがスプ
ライトのときｒＨ，を、バックグラウンドのとき「Ｌ」
の信号を出力する５ＰＢＧ（ＶＤ８）端子に接続されて
いる。
Ｏ〜ＶＤＴ端子に接続され、かつ、ビデオデータがスプ
ライトのときｒＨ，を、バックグラウンドのとき「Ｌ」
の信号を出力する５ＰＢＧ（ＶＤ８）端子に接続されて
いる。
また、前述したコントロール部２０は「Ｌ」の信号を入
力したときＣＰＵ２が内部のレジスタをリード／ライト
することができるで否端子、リードのタイミング信号を
人力する丁■端子、ライトのタイミング信号を入力する
ｖＴ端子、およびＣＰＵ２のアドレスバスに接続された
ＡＯ端子およびＡＩ端子に接続されている。更に、ＶＩ
ｒ端子はｒｌ、ＪのときＣＰＵ２がＶＲＡＭ７からデー
タを読み取り、１ｌｒＷＴ端子はｒｌ、ＪのときＣＰＵ
２がＶＲＡＭ７ヘデータを書き込む。
力したときＣＰＵ２が内部のレジスタをリード／ライト
することができるで否端子、リードのタイミング信号を
人力する丁■端子、ライトのタイミング信号を入力する
ｖＴ端子、およびＣＰＵ２のアドレスバスに接続された
ＡＯ端子およびＡＩ端子に接続されている。更に、ＶＩ
ｒ端子はｒｌ、ＪのときＣＰＵ２がＶＲＡＭ７からデー
タを読み取り、１ｌｒＷＴ端子はｒｌ、ＪのときＣＰＵ
２がＶＲＡＭ７ヘデータを書き込む。
第３図は第１図および第２図に付加される本発明のビデ
オ信号周波数逓倍装置を示し、ビデオディスプレイコン
トローラ１のビデオデータ出力端子ＶＤＯ〜ＶＤ７に接
続されるスイッチ回路３１と、逓倍周波数に等しい周波
数のクロック信号を発生するクロック信号発生回路３２
と、クロック信号に５づいてスイッチ回路３１を制御す
るスイッチドライバー３３と、スイッチ回路３１から出
力されるビデオデータをＤ／Ａ変換するＤ／Ａ変換回路
３４を有する。
オ信号周波数逓倍装置を示し、ビデオディスプレイコン
トローラ１のビデオデータ出力端子ＶＤＯ〜ＶＤ７に接
続されるスイッチ回路３１と、逓倍周波数に等しい周波
数のクロック信号を発生するクロック信号発生回路３２
と、クロック信号に５づいてスイッチ回路３１を制御す
るスイッチドライバー３３と、スイッチ回路３１から出
力されるビデオデータをＤ／Ａ変換するＤ／Ａ変換回路
３４を有する。
以下、本発明の動作を中心にして説明する。
ビデオディスプレイコントローラｌのコントロール部２
１のクロック端子ＣＫには、図示しないクロック回路か
らＩＯＭＨｚのクロック信号が人力され、バス幅選択端
子Ｅ Ｘ ８ ／ＴｆｆにはｒＨ，が入力しているもの
とする。ＣＰＵ２はＲＯＭ５のプロダラムを解読してビ
デオディスプレイコントローラｌを制御する。ビデオデ
ィスプレイコントローラｌはこの制御に基づいてビデオ
ＲＡＭ７からスプライトあるいはバックグラウンドのビ
デオデータを読み出してシフトレジスタ２４．２５にス
トアする。シフトレジスタ２４．２５にストアされたビ
デオデータはプライオリティ回路２８によって定められ
るスプライトあるいはバックグラウンドの優先度に基づ
いて出力端子ＶＤＯ〜ＶＤＴから出力される。スプライ
トが出力されるときは端子５ＰＢＧ（ＶＤ８）が「Ｈ」
となり、バックグラウンドが出力されるときは「Ｌ」と
なる。出力端子ＶＤＯ〜ＶＤＴから出力されるビデオ信
号は８ビツトの信号であり、信号周波数はＩＯＭＨｚで
ある。このビデオ信号は２画素分の信号であり、ＶＤＯ
〜ＶＤ３の４ビツトおよびＶＤ４〜ＶＤ８の４ビツトに
よってそれぞれ１画素を形成する。
１のクロック端子ＣＫには、図示しないクロック回路か
らＩＯＭＨｚのクロック信号が人力され、バス幅選択端
子Ｅ Ｘ ８ ／ＴｆｆにはｒＨ，が入力しているもの
とする。ＣＰＵ２はＲＯＭ５のプロダラムを解読してビ
デオディスプレイコントローラｌを制御する。ビデオデ
ィスプレイコントローラｌはこの制御に基づいてビデオ
ＲＡＭ７からスプライトあるいはバックグラウンドのビ
デオデータを読み出してシフトレジスタ２４．２５にス
トアする。シフトレジスタ２４．２５にストアされたビ
デオデータはプライオリティ回路２８によって定められ
るスプライトあるいはバックグラウンドの優先度に基づ
いて出力端子ＶＤＯ〜ＶＤＴから出力される。スプライ
トが出力されるときは端子５ＰＢＧ（ＶＤ８）が「Ｈ」
となり、バックグラウンドが出力されるときは「Ｌ」と
なる。出力端子ＶＤＯ〜ＶＤＴから出力されるビデオ信
号は８ビツトの信号であり、信号周波数はＩＯＭＨｚで
ある。このビデオ信号は２画素分の信号であり、ＶＤＯ
〜ＶＤ３の４ビツトおよびＶＤ４〜ＶＤ８の４ビツトに
よってそれぞれ１画素を形成する。
このビデオ信号の出力と同時にクロック信号発生口！３
２は２０Ｍｆ（ｚのクロック信号を発生している。この
クロック信号を人力するスイッチドライバー３３はスイ
ッチ回路３１の上位４ビツトのデータバスおよび下位４
ビツトのデータバスのスイッチを交互にオンする。第４
図（ａ）はＩＯＭＨｚのビデオ信号■ＤＯ〜ＶＤ７を示
し、第４図ら）は２０ＭＨｚのクロック信号を示す。こ
のクロック信号によってスイッチ回路３１の上位および
下位の４ビツトのデータバスが交互にオンすると、スイ
ッチ回路３１より、第４図（Ｃ）に示すように、４ビツ
トの信号によって１画素が形成される２０ＭＨｚのビデ
オ信号が出力される。４ビツトのビデオ信号によると１
６段階の階調制御になっ゛ζ階調度は低下するが、周波
数が１０ＭＨ２から２０ＭＨｚに増えるため、解像度が
大になる。このようにして周波数が逓倍されたビデオ信
号はＤ／Ａ変換回路３４によってアナログ信号に変換さ
れた後ＣＲＴに出力される。ＣＲＴ上では、信号周波数
が２０ＭＨｚのときは、■ラスタが１０２４ドツトとな
る。
２は２０Ｍｆ（ｚのクロック信号を発生している。この
クロック信号を人力するスイッチドライバー３３はスイ
ッチ回路３１の上位４ビツトのデータバスおよび下位４
ビツトのデータバスのスイッチを交互にオンする。第４
図（ａ）はＩＯＭＨｚのビデオ信号■ＤＯ〜ＶＤ７を示
し、第４図ら）は２０ＭＨｚのクロック信号を示す。こ
のクロック信号によってスイッチ回路３１の上位および
下位の４ビツトのデータバスが交互にオンすると、スイ
ッチ回路３１より、第４図（Ｃ）に示すように、４ビツ
トの信号によって１画素が形成される２０ＭＨｚのビデ
オ信号が出力される。４ビツトのビデオ信号によると１
６段階の階調制御になっ゛ζ階調度は低下するが、周波
数が１０ＭＨ２から２０ＭＨｚに増えるため、解像度が
大になる。このようにして周波数が逓倍されたビデオ信
号はＤ／Ａ変換回路３４によってアナログ信号に変換さ
れた後ＣＲＴに出力される。ＣＲＴ上では、信号周波数
が２０ＭＨｚのときは、■ラスタが１０２４ドツトとな
る。
一方、スイッチ回路３１より出力されるビデオ信号はビ
デオカラーエンコーダ３に入力されても良い。このビデ
オ信号を入力したビデオカラーエンコーダ３は内部のカ
ラーデータに基づいてＲＯＢアナログ信号、あるいはＲ
ＧＢアナログ信号をマトリクス変換して作成する映像色
信号（輝度信号と色差信号を含む）を出力する。ビデオ
カラーエンコーダ３より出力される映像色信号はインタ
ーフェース８を介してコンポジット信号としてテレビ９
へ与えられ、また、ＲＧＢアナログ信号はインターフェ
ース１０を介して専用モニタ装置として使用されるテレ
ビ９のＣＲＴへ直接与えられる。。
デオカラーエンコーダ３に入力されても良い。このビデ
オ信号を入力したビデオカラーエンコーダ３は内部のカ
ラーデータに基づいてＲＯＢアナログ信号、あるいはＲ
ＧＢアナログ信号をマトリクス変換して作成する映像色
信号（輝度信号と色差信号を含む）を出力する。ビデオ
カラーエンコーダ３より出力される映像色信号はインタ
ーフェース８を介してコンポジット信号としてテレビ９
へ与えられ、また、ＲＧＢアナログ信号はインターフェ
ース１０を介して専用モニタ装置として使用されるテレ
ビ９のＣＲＴへ直接与えられる。。
以上述べた動作はＩＯＭＨｚのビデオ信号を２０ＭＨｚ
の周波数に逓倍する場合について説明したが、出力端子
ＶＤＯ〜ＶＤＴより出力される８ビツトのデータによっ
て１画素を形成する場合は、スイッチ回路３１を介さず
に直接ビデオカラエンコーダ３に与えられることになり
、同じようにしてそこからＲＧＢアナログ信号あるいは
映像色信号として出力される。
の周波数に逓倍する場合について説明したが、出力端子
ＶＤＯ〜ＶＤＴより出力される８ビツトのデータによっ
て１画素を形成する場合は、スイッチ回路３１を介さず
に直接ビデオカラエンコーダ３に与えられることになり
、同じようにしてそこからＲＧＢアナログ信号あるいは
映像色信号として出力される。
以上の実施例は逓倍比が２の場合であるが、スイッチ回
路の入力端子数の設定によって他の逓倍比を選択するこ
とができる。また、本発明はテレビゲーム以外の装置、
例えば、ワードプロセッサ、各種のディスプレイ等にも
適用することができる。
路の入力端子数の設定によって他の逓倍比を選択するこ
とができる。また、本発明はテレビゲーム以外の装置、
例えば、ワードプロセッサ、各種のディスプレイ等にも
適用することができる。
以上説明した通り、本発明のビデオ信号周波数逓倍装置
によると、設定された時限において、例えば、８ビツト
あるいは１６ビツトの画素信号を逓倍数に応じて分割す
ることにより複数の画素信号を発生するようにしたため
、簡単な構成の回路を付加するだけでビデオ信号の周波
数を逓倍することができる。
によると、設定された時限において、例えば、８ビツト
あるいは１６ビツトの画素信号を逓倍数に応じて分割す
ることにより複数の画素信号を発生するようにしたため
、簡単な構成の回路を付加するだけでビデオ信号の周波
数を逓倍することができる。
第１図は本発明が適用される映像表示装置を示すブロッ
ク図。第２図は第１図に含まれるビデオディスプレイコ
ントローラを示すブロック図。第３図は本発明の一実施
例を示すブロック図。第４図（ａ）、（ｂ）、（Ｃ）本
発明の動作を示すタイミングチャート。 符号の説明 １−・・−−ｍ−−−−ビデオディスプレイコントロー
ラ２−・−−−ｍ−−−・−ＣＰＵ ３−・−−−−−−−−ビデオカラーエンコーダ４・−
・・−・− プログラマブルサウンドジェネレータ ５−・−−−−−−ＲＯＭ ６−−−−−−
−−−・−ＲＡＭ７−・−・−−−−一・・ビデオＲＡ
Ｍ８．１０−−−−−−・−インターフェース９−・・
−・・・−テレビ ２０・−・−−−一−・・−コントロール部２１・−・
−・−・−７Ｆレスユニット２２−・−・−・−ＣＰ
Ｕリード／ライトバッファ２３・・・−・・−・・スプ
ライトアトリビュートテーブル２４−−−−−・−−−
−−スブライトンフトレジスタ２５−−−−一・・・・
−バックグラウンドシフトレジスタ２６−−−−−・・
−データバスバッファ２７−・−・−・−同期回路
ク図。第２図は第１図に含まれるビデオディスプレイコ
ントローラを示すブロック図。第３図は本発明の一実施
例を示すブロック図。第４図（ａ）、（ｂ）、（Ｃ）本
発明の動作を示すタイミングチャート。 符号の説明 １−・・−−ｍ−−−−ビデオディスプレイコントロー
ラ２−・−−−ｍ−−−・−ＣＰＵ ３−・−−−−−−−−ビデオカラーエンコーダ４・−
・・−・− プログラマブルサウンドジェネレータ ５−・−−−−−−ＲＯＭ ６−−−−−−
−−−・−ＲＡＭ７−・−・−−−−一・・ビデオＲＡ
Ｍ８．１０−−−−−−・−インターフェース９−・・
−・・・−テレビ ２０・−・−−−一−・・−コントロール部２１・−・
−・−・−７Ｆレスユニット２２−・−・−・−ＣＰ
Ｕリード／ライトバッファ２３・・・−・・−・・スプ
ライトアトリビュートテーブル２４−−−−−・−−−
−−スブライトンフトレジスタ２５−−−−一・・・・
−バックグラウンドシフトレジスタ２６−−−−−・・
−データバスバッファ２７−・−・−・−同期回路
Claims (1)
- 【特許請求の範囲】 所定のビット数のデータによって１画素を形成するビデ
オ信号の周波数を逓倍するビデオ信号周波数逓倍装置に
おいて、 前記周波数の逓倍比に応じた複数の入力端子と、前記複
数の入力端子に順次接続される単一の出力端子を有した
スイッチ回路と、 前記周波数の逓倍比に応じたクロック信号を発生するク
ロック信号発生手段と、 前記所定のビット数のデータを前記逓倍比に応じて分割
することにより前記複数の入力端子の中の対応する入力
端子に入力し、前記出力端子を前記クロック信号に同期
して前記複数の入力端子に順次接続させて前記出力端子
より逓倍される周波数のビデオ信号を出力させる制御手
段を有することを特徴とするビデオ信号周波数逓倍装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130667A JPH02308296A (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号周波数逓倍装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130667A JPH02308296A (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号周波数逓倍装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02308296A true JPH02308296A (ja) | 1990-12-21 |
Family
ID=15039733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130667A Pending JPH02308296A (ja) | 1989-05-24 | 1989-05-24 | ビデオ信号周波数逓倍装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02308296A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691290A (en) * | 1979-12-26 | 1981-07-24 | Hitachi Ltd | Crt display unit |
| JPS60235193A (ja) * | 1984-04-16 | 1985-11-21 | オーラクル・コンプレックス・システムズ・コーポレイション | デジタル・イメージ・データ処理回路 |
| JPS61214879A (ja) * | 1985-03-20 | 1986-09-24 | Nippon Gakki Seizo Kk | 画像表示装置 |
| JPS6473386A (en) * | 1987-09-14 | 1989-03-17 | Seiko Epson Corp | Clock signal generator |
-
1989
- 1989-05-24 JP JP1130667A patent/JPH02308296A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5691290A (en) * | 1979-12-26 | 1981-07-24 | Hitachi Ltd | Crt display unit |
| JPS60235193A (ja) * | 1984-04-16 | 1985-11-21 | オーラクル・コンプレックス・システムズ・コーポレイション | デジタル・イメージ・データ処理回路 |
| JPS61214879A (ja) * | 1985-03-20 | 1986-09-24 | Nippon Gakki Seizo Kk | 画像表示装置 |
| JPS6473386A (en) * | 1987-09-14 | 1989-03-17 | Seiko Epson Corp | Clock signal generator |
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