JPH02305424A - 積層型薄膜コンデンサの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＭＩＭ型あるいは、ＭＯＭ型キャパシタに関
するもので、特に小型で高性能かつ大きな静電容量を持
つ積層型薄膜コンデンサに関するものである。

従来の技術 近年、表面実装技術の発達に伴い、電子部品の小型化、
チップ化の進歩はめざましいものがある。

そのため、コンデンサ業界でも、（１）小型、大容量化
、（２）回路の高周波化等への対応Ｃ高性能化）、（３
）耐環境性の強化（高信頼性）等のニーズが高まってい
る。

従来のコンデンサとしては、大容量のものとして、電解
コンデンサ、小型のものとしてセラミックコンデンサが
あり、電気特性に優れているものトシテハ、フィルムコ
ンデンサ、マイカコンデンサが一般的である。しかし、
これらのコンデンサについては上述のように優れた特性
をなしている反面、大容量の電解コンデンサ、小型のセ
ラミックコンデンサ、は電気特性が十分でなく、逆に、
電気特性が優れているフィルムコンデンサハ小型。

大容量化が困難であるという相反した特徴を持つている
。

一般に、大容量化の方法としては、■　誘電率を大きく
する、■　容量面積を大きくする、■誘電体の膜厚を薄
くする、の三つが考えられる。

■ニツイテハ、誘を体Ｋ、ＢａＴｔｏ３．ＰｂＴｔｏ３
等の強誘電体を使用する方法やＳｒＴｉＯ３とそれと同
じ結晶構造をもつ下部電極との組合せを利用する方法（
特開昭６０−９４７１６号公報）などのように、以前か
らしばしば試みられていた。

しかしながら、強誘電体を使用する方法については、（
１）薄膜形成過程で酸素を十分供給しないと半導体化し
やすい。（４）膜厚が約１μｍ以下では、比誘電率が大
きくならない。（１１Ｄ　　誘電率の温度依存性・電界
依存性が大きい等の課題を有しており、また、Ｓ　ｒ　
Ｔ　ｉ　Ｏ３とそれと同じ結晶構造を持つ下部電極との
組合せを利用する方法（特開昭６０−９４７１８号公報
）については、Ｓ　ｒ　Ｔ　ｉＯ３が室温付近では常誘
電体であるため、強誘電体薄膜のように膜厚を厚くする
必要はないが、あまり薄くするとリーク電流が多くなる
など電気特性を悪くする問題があり、さらに、大容量化
を図るために高い比誘電率を利用するという方法につい
ては、現状では技術的解決がなされていないのが現状で
あった。

一方、コンデンサの大容量化を図る方法には、■の容量
面積を大きくするという方法も有力な手段であって、積
層構造を利用するといっだ公知の方法カセラミックコン
デンサ、フィルムコンデンサなどで実用化されている。

また、■の誘電体の膜厚を薄くする方法については、薄
膜コンデンサに応用されている。従来の薄膜コンデンサ
としては、混成集積回路用素子としてＴ　ａ　２０５膜
を誘電体としたＴＭＭコンデンサがよく知られている。

これはＴａ−Ｔａ２０５−Ｍｎ○２Ｍｅ　ｔ　ａ　ｌの
積層構造であり、Ｔ　ａ　２０６層と金属層との間に半
導体層としてＭ　ｎ　Ｏ２膜をはさむことによって自己
回復作用を利用し、従来のＴＭコンデンサに比ベコンデ
ンサの耐圧を向上し、そのことで信頼性を高めている。

発明が解決しようとする課題 しかしながら、この薄膜コンデンサはフィルムコンデン
サと同様に電気特性に優れている反面、小型大容量化に
ついてはまだ十分ではなく、したがって、市場ニーズに
応えるためには、さらに小型大容量化が得られる■と■
を組み合わせた、すなわち、積層構造型の薄膜コンデン
サの実用化が必要不可欠になっている。しかし、技術的
にもコスト的にも課題も多く、実用化まではいま一歩な
のが現状である。

たとえば、Ｔａ２０５薄膜コンデンサは、誘電体を形成
するために陽極酸化法という湿式の化学処理ヲ行ってい
るため、連続的なドライプロセスを生産工程に敷くこと
ができず、積層構造によって容量面積を大きくするとい
うことは、技術的に実現が困難、である。

また、積層構造の薄膜コンデンサでは薄膜形成手段を用
いる場合、薄膜のパターン形成が必要である。一般に、
パターン形成法は、（５）　リバースエッチ法、（Ｂ）
　　フォトエツチング法、０　マスク法の三つに大別さ
れる。現在、半導体素子などでは微細加工に優れた＾や
申）の方法がさかんに利用されているが、半導体素子に
比べ一個当りが一ケタ以上安価なコンデンサ素子の作製
にはこれらの二つの方法では、微細加工が可能な反面、
工程が複雑になシ、コスト、生産性の面で実用的なパタ
ーン形成方法とは言えない。

さらに、フォトエツチング法などでは、パターンエツジ
部分が鋭く切れ込むため、積層数が増えるに従い、パタ
ーンエツジ部分上に膜を形成した場合、ステップカバレ
ッジの問題が生じてしまい、その結果、コンデンサ素子
の電気特性に悪影響を与えてしまう。

課題を解決するだめの手段 上記問題点に鑑み、本発明の積層型薄膜コンデンサの製
造方法は、下部電極が形成された基板上に、ドライプロ
セスを利用した薄膜形成手段を用い、誘電体と電極とを
交互に少なくとも一層ずつ積み重ねる場合に、誘電体と
電極のパターン形成にマスク法を使用し、基板と蒸着マ
スクとの間に間隙を設けることを特徴としている。

作　　用 本発明は上記方法によって、薄膜コンデンサでは実用さ
れなかった積層構造型の薄膜コンデンサを従来から現存
するマスク法を利用することにより、可能としたもので
ある。

マスク法を利用することにより、半導体素子に使用され
るような微細加工は困難になる反面、単純なパターンを
繰シ返し積層することがきわめて簡単になり、同一のマ
スクを再利用することもできる。

さらに、最大の利点は、マスク法では基板と遮蔽体（マ
スク）との間に任意に間隙を設けられるということであ
る。フォトエツチング法やリバースエッチ法では基板と
遮蔽体（レジスト膜）との間隙がなく、パターンエツジ
部分に鋭い切れ込みが生じ、パターンが鮮明になる。し
かし、エツジ部分が鋭く切れ込んでいるだめ、その上に
膜を付着させる場合には、半導体素子などでよく言われ
ているステップカバレッジの問題が生じてしまう。

また、マスク法でも密着させた基板と遮蔽体（マスク）
との間には若干の隙間が存在するものの、積層するにし
たがい、エツジ部分でのステップカバレッジの問題が無
視できないようになる。そこで、パターン形成にマスク
法を使用し、さらに、前述のように、あらかじめ、基板
と遮蔽体（マスク）との間に適当な間隙を設けることに
よって、付着した膜のエツジ部分をなだらかにすると同
時に、切れ込みをなくすことができる。その結果、エツ
ジ部分での電極の接続問題、誘電体の絶縁破壊の問題を
ほとんどなくすることができる。

実施例 以下、本発明を実施例にて説明する。

第１図は本実施例の積層型薄膜コンデンサの基本構成を
示す素子断面図である。ここで、１は、グレイズドセラ
ミックス基板、２ａ、２ｂ、２ｃ。

２ｄは、Ａ２電極、３ａ、ｓｂ、ｓｃは、ＳｉＯ２薄膜
誘電体である。

次に、具体的な製造方法を第２図を用いて説明すると、
あらかじめ洗浄した厚さ０．７ｍのグレイズドセラミッ
クス基板１上に、まず、５０μｍ厚のステンレスの蒸着
マスク４ａとスペーサ６を使用し、グレイズドセラミッ
クス基板１と蒸着マスク４ａとの間に０．５簡のスペー
サ５を挿入した状態で固定し、八２を１０００人の膜厚
になるまでスパッタ蒸着し、下部電極２ａとした（第２
図（ａ））。

つぎにその上部に、パターンの異なるマスク４ｂとスペ
〜す６を使用し、同様に、ＳｉＯ２薄膜誘電体３ａを２
０００人、さらに、その上部に、蒸着マスク４Ｃとスペ
ーサ６を使用し、ＡＩｌ電極を２０００人、いずれもス
パッタ蒸着により形成した（第２図（ｂ）　、　（Ｃ）
　）。以後このようにして、Ａ２電極とＳ　ｉＯ２薄膜
誘電体を交互に積層し、１０層の積層型薄膜コンデンサ
Ａを作製した。積層時に使用したマスク４ａ　、４ｂ　
、４０１スペーサ５はそれぞれ、同一のものを使用した
。

また、本実施例の薄膜コンデンサＡとの比較として、マ
スク法（スペーサ未使用）を用いた薄膜コンデンサＢ、
フォトエツチング法を用いた薄膜コンデンサＣを作製し
た。第３図はこのフォトエツチング法を用いた積層型薄
膜コンデンサの基本構成を示す素子断面図である。薄膜
コンデンサＡと同様に、１は、グレイズドセラミノクス
基板、２ａ、２ｂ、２ｃ、２ｄＦｉＡｊ！電極、３　ａ
　、　３ｂ。

３ｃＦｉｓｉ○２薄膜誘電体である。また、フォトエツ
チング法に使用したレジスト膜はポジ型のレジ７、）材
料（ＯＦＰＲ−８ｏｏ［東京応化社］）、エツチングに
は、ドライエツチングを使用した。これらの積層型薄膜
コンデンサを各々１００ケずつ（同一バッチ）作製した
ところ、歩留りは表１に示す値となった。

表　１　試作歩留り比較（ｎ＝１００　）（注）容量面
積１０ｄ 検査基準：耐電圧　７５層以上 絶縁抵抗　１０００ＭΩ以上 誘電損失　０．６係以下（１に田） 次に、耐電圧（昇圧破壊）・誘電損失の測定、充放電試
験にＡ、Ｂ、Ｃをおのおの良品各１０ケずつ、投入した
。その結果を表２に示す。

表　２　各種特性結果　（ｎ＝１０） （注）耐電圧、誘電損失は、平均値である。

充放電試験条件：　＊１・・・・・・バラツキ大１００
Ｖ　、５０サイクル 充電、放電；各２秒 以上の結果より、基板とマスクとの間に間隙を設けて作
製した積層型薄膜コ、ンデンサが最も優れた特性をして
おシ、生産歩留り、電気特性の両面で優位であるのは明
らかである。

本実施例では、スペーサの厚みを０．５ｍとじたが、ス
ペーサの厚みが０．０５　Ｈに満たない場合には間隙を
設けた効果がなくなり、逆に、３ｆｌを越える場合には
目的にそった微細加工ができず、市場ニーズにあった薄
膜コンデンサを提供することができないため、基板とマ
スクの間隙は０．０５ｆｆ〜３ｆｆとすることが必要で
ある。好ましくは０．２ｆｆ〜１ｎである。

また、本実施例では、１０層積層した場合について示し
たが、２ｏ層積層した場合にはこの優位性がより顕著な
結果になることを確認した。

なお、誘電体薄膜にＳ　ｉＯ２を使用したが、他の無機
薄膜誘電体材料、あるいは、有機薄膜誘電体材料を用い
ても同様の結果が得られるのは言うまでもなく、電極は
Ａｌ電極に限るものではない。

また、今回の実施例では、他のパターン形成方法として
フォトエツチング法を使用したが、リバースエツチング
法を使用しても同様である。

さらに、スパッタリング法が、他の薄膜形成法でも良い
のはもちろんである。

発明の効果 以上のように本発明は下部電極が形成された基板上に、
ドライプロセスを利用した薄膜形成手段を用い、誘電体
と電極とを交互に少なくとも一層ずつ積み重ねる場合に
、誘電体と電極のパターン形成にマスク法を使用し、基
板と蒸着マスクとの間に間隙を設けて積層型薄膜コンデ
ンサを得るという製造方法により、小型で大容量の薄膜
コンデンサを低コストで生産性よく提供することが出来
、その実用的効果は多大なるものがある。

【図面の簡単な説明】

第１図は本実施例の積層型薄膜コンデンサの基本構成を
示す素子断面図、第２図は本実施例の製造工程を示した
図、第３図はフォトエツチング法を用いた積層型薄膜コ
ンデンサの基本構成図を示す素子断面図である。 １・・・・・・グレイズドセラミック基板、２ａ〜２ｄ
・・・・・・Ａｌ電極、３＆〜３ｃ・・・・・・５１ｏ
２薄膜誘電体、４・・・°゛・蒸着マスク、５・・・・
・・スペーサ。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第１
図 第２図 第３図

Claims (3)

【特許請求の範囲】
1. （１）下部電極が形成された基板上にドライプロセスを
   利用した薄膜形成手段を用いて誘電体と電極とを交互に
   少なくとも一層ずつ積み重ねる際に、前記誘電体と電極
   のパターン形成にマスク法を用いると共に、前記基板と
   蒸着マスクとの間に間隙を設けることを特徴とする積層
   型薄膜コンデンサの製造方法。
2. （２）蒸着マスクが金属，ガラス，グラファイト，成形
   樹脂である請求項（１）記載の積層型薄膜コンデンサの
   製造方法。
3. （３）基板と蒸着マスクとの間隙が、０．０５ｍｍ〜３
   ｍｍである請求項（１）または（２）記載の積層型薄膜
   コンデンサの製造方法。