JPH02301226A - Composite error correction bch decoding circuit - Google Patents
Composite error correction bch decoding circuitInfo
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- JPH02301226A JPH02301226A JP1121909A JP12190989A JPH02301226A JP H02301226 A JPH02301226 A JP H02301226A JP 1121909 A JP1121909 A JP 1121909A JP 12190989 A JP12190989 A JP 12190989A JP H02301226 A JPH02301226 A JP H02301226A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル通信に於けるＢＣＨ符号を用い
た誤り訂正に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to error correction using BCH codes in digital communications.
（１）従来の技術
第６図は例えばＳ、ＬＩＮ 、 Ｄ、Ｊ、ＣＯ５置ＬＯ
，Ｊｒ、、”Ｅｒｒｏｒ Ｃｏｎｔｒｏｌ Ｃｏｄｉｎ
ｇ：Ｆｕｎｄａ＋ｎｅｎｔａｌｓ ａｎｄＡｐｐｌｉｃ
ａｔｉｏｎｓ 、 ”Ｐｒｅｎｔｉｃｅ−Ｈａｌｌ ＋
Ｉｎｃ、＋ ｐｐ２８０−２８２．１９８３に示され
た従来のランダム誤りとバースト誤りの両方を訂正する
複合誤り訂正回路を示すブロック図であり、図において
、＋１１は受信された符号語を入力する入力端子、（３
９）はバースト誤りを訂正するバーストトラッピングに
よるバースト誤り訂正部、（４０）はランダム誤りを訂
正するランダム誤り訂正部、（６）はバースト誤り訂正
部からの出力かランダム誤り訂正部からの出力を選択す
る出力選択回路、（９）は復号された結果を出力する出
力端子である。(1) Conventional technology Figure 6 shows, for example, S, LIN, D, J, CO5 LO
, Jr.,”Error Control Codin
g: Funda + mentals and applications
ations, “Prentice-Hall +
1 is a block diagram illustrating a conventional composite error correction circuit for correcting both random errors and burst errors as shown in ``Inc., + pp 280-282.1983, in which +11 is an input terminal for inputting a received code word; ,(3
9) is a burst error correction unit using burst trapping that corrects burst errors, (40) is a random error correction unit that corrects random errors, and (6) is an output from the burst error correction unit or an output from the random error correction unit. The output selection circuit (9) is an output terminal that outputs the decoded result.
（２）従来技術の作用、動作の説明
ついで動作について説明する。あらかじめ送信側で符号
化され通信路で誤りが加わった誤りを含んだ受信語が入
力端子＋１１より入力されバースト誤り訂正部（３９）
とランダム誤り訂正部（４０）に同時に入力される。つ
いで各々の訂正部によって独立に復号された結果が出力
選択回路（６）によって通信路の状態に応じてバースト
誤り訂正部（３９）からの出力かランダム誤り訂正部（
４０）からの出力を選択しその出力が複合誤り訂正回路
の出力として出力端子（９）から出力される。(2) Description of the function and operation of the prior art Next, the operation will be explained. A received word containing an error that was encoded in advance on the transmitting side and added on the communication path is input from the input terminal +11 and is sent to the burst error correction unit (39).
and are simultaneously input to the random error correction unit (40). Then, the output selection circuit (6) selects the output from the burst error correction section (39) or the random error correction section (39) depending on the state of the communication path, using the output selection circuit (6) to output the results decoded independently by each correction section.
40) is selected and the output is output from the output terminal (9) as the output of the composite error correction circuit.
（１）従来技術の問題点の説明
従来の複合誤り訂正回路は以上のように一般的に構成さ
れているので、具体的な誤り訂正符号に対して通信路の
状況により出力選択回路を制御する必要があったが具体
的にどの様にして通信路の状況を把握すれば良いか明確
に示されておらず、その状況を判断すれば良いかの基準
も示されていなかった。また、バースト誤り訂正部、ラ
ンダム誤り訂正部を独立に構成しているため誤りの状態
を抽出するシンドローム生成回路をそれぞれの訂正部で
独立で持つ必要があるなどの問題点があった。(1) Explanation of problems in the prior art Since the conventional composite error correction circuit is generally configured as described above, the output selection circuit is controlled according to the communication channel status for a specific error correction code. Although it was necessary, there was no clear indication of how to specifically grasp the status of communication channels, nor were there criteria for how to judge the status. Furthermore, since the burst error correction section and the random error correction section are configured independently, there are problems in that each correction section must have an independent syndrome generation circuit for extracting the error state.
（２）発明の詳細な説明
この発明は上記のような問題点を解消するためになされ
たもので、ＢＣＨ符号を用いた誤り訂正システムに対し
てバースト誤り訂正部、ランダム誤り訂正部のそれぞれ
の復号結果を用いて通信路の状況を把握することを可能
とし、通信路の状況を判断する基準を具体的に与え、出
力選択回路を制御するとともに、シンドロームを変換す
る手段を設けることによりシンドローム生成回路を共用
できるＢＣＨ符号の複合誤り訂正回路を得ることを目的
とする。(2) Detailed Description of the Invention The present invention was made to solve the above-mentioned problems, and for an error correction system using a BCH code, a burst error correction section and a random error correction section are provided. It is possible to understand the status of the communication channel using the decoding results, provide concrete criteria for determining the status of the communication channel, control the output selection circuit, and generate syndromes by providing a means to convert the syndrome. The purpose of this invention is to obtain a complex error correction circuit for BCH codes that can share the circuit.
この発明に係わる複合誤り訂正ＢＣＨ復号回路は、バー
ストトラッピングによるバースト誤り訂正部の復号結果
と２’−１を法とした整数演算回路での演算結果の判定
回路を持ったランダム誤り訂正部の復号結果とを用いて
通信路の状況を把握することを可能とし、通信路の状況
を判断する基準を具体的に与えて出力選択回路を制御す
るとともに、シンドロームを変換する手段を設けること
によりシンドローム生成回路の共用を可能としたもので
ある。The composite error correction BCH decoding circuit according to the present invention is a decoding circuit for a random error correction section having a circuit for determining the decoding result of a burst error correction section using burst trapping and the operation result of an integer arithmetic circuit modulo 2'-1. This makes it possible to understand the status of the communication channel using the results, and controls the output selection circuit by giving specific criteria for determining the status of the communication channel, as well as providing a means for converting the syndrome to generate syndromes. This makes it possible to share circuits.
この発明における複合誤り訂正ＢＣＨ復号回路は、バー
ストトラッピングによるバースト誤り訂正部の復号結果
と、２＋１−１を法とした整数演算回路での演算結果の
判定回路を持ったランダム誤り訂正部の復号結果とを用
いて通信路の状況を把握することを可能とし、通信路の
状況を判断する基準を具体的に与えることにより出力選
択回路を制御することにより、誤って訂正する可能性を
小さくすることができ、しかも通信路で発生するバース
ト誤りとランダム誤りの両方に訂正することができる。The composite error correction BCH decoding circuit according to the present invention has a decoding result of a burst error correction section using burst trapping, and a decoding result of a random error correction section having a circuit for determining the operation result of an integer arithmetic circuit modulo 2+1-1. To make it possible to grasp the status of a communication channel using the following information, and to reduce the possibility of erroneous correction by controlling an output selection circuit by giving specific criteria for determining the status of the communication channel. Moreover, it is possible to correct both burst errors and random errors that occur on the communication path.
また、シンドロームを変換する手段を設けることにより
シンドローム生成回路ラバースト誤り訂正部、ランダム
誤り訂正部で共用することができる。Furthermore, by providing means for converting syndromes, the syndrome generation circuit can be shared by the rubberst error correction section and the random error correction section.
（発明の実施例〕 （１）実施例の構成の詳細な説明 以下、この発明の一実施例について説明する。(Example of the invention) (1) Detailed explanation of the configuration of the embodiment An embodiment of the present invention will be described below.
第１図において、（１）は受信された符号語を入力する
入力端子、（２）はランダム誤り訂正部のための２っの
ｎビットのシンドロームを生成するシンドローム生成回
路、（３）はシンドロームを生成し誤りを訂正する間入
力された受信語を保持してお（ための遅延回路、（４）
はランダム誤り訂正部のためのシンドローム生成回路で
生成された２つのｎビットのシンドロームからバースト
誤り訂正部のバーストトラッピング回路のための２ｎビ
ツトのシンドロームへ変換するシンドローム変換回路、
（５）はバースト誤りを訂正するためにバースト誤りの
生じた位置と生じたバースト誤りのパターンを計算する
バースト誤り訂正部、（６）はバースト誤り訂正部、ラ
ンダム誤り訂正部のそれぞれの復号結果を用いて通信路
の状況を把握し通信路の状況を判断する基準を内蔵した
出力選択回路、（７）はシンドローム生成回路（２）で
求められた有限体上の多項式基底によりベクトル表現さ
れたシンドロームを入力とし、有限体上の多項式基底に
よりベクトル表現されたシンドロームを有限体の原始元
の指数表現に変換し、変換された指数表現を２ｎ−１を
法とした整数演算により誤り位置多項式を正規化し、正
規化された誤り位置多項式の定数項で予め計算された正
規化誤り位置の表を索表することで正規化された誤り位
置多項式の根を求め、さらに正規化された誤り位置から
真の誤り位置を計算し訂正するランダム誤り訂正部、（
８）はシンドローム生成回路（２）で求められた有限体
上の多項式基底によりヘクトル表現されたシンドローム
を有限体の原始元の指数表現に変換するデータと正規化
された誤り位置多項式の根である正規化誤り位置のデー
タを格納したデータＲＯＭ、＋９１は復号された結果を
出力する出力端子、０ωは最終的な復号状態を示す訂正
不能誤り検出端子、００はバースト誤り訂正部（５）と
ランダム誤り訂正部（７）のそれぞれから出力される誤
り訂正パルスを受信語に加える排他的論理和回路である
。第２図はランダム誤り訂正部（７）の詳細を示した図
であり、（２）はシンドローム生成回路（２）で求めら
れた有限体上の多項式基底によりベクトル表現されたシ
ンドロームを入力する入力端子、α濁は入力されたシン
ドロームを保持する置数回路、（１４１は２ｎ−１を法
とした加算回路、αつは２１′Ｉ−１を法とした補数回
路、ａｅはデータを一時的に保持する置数回路、αηは
２′１−１を法とした加算回路０４＋と２’−１を法と
した補数回路ａ！９の計算結果をチェックする機能を持
った置数回路、αＱは真の誤り位置を計算するカウンタ
回路、ｑＬＪは２つの真の誤り位置を計算するカウンタ
回路より出力される訂正パルスを混合するＯＲ回路、（
至）は有限体上の多項式基底によりベクトル表現された
シンドロームを有限体の原始元の指数表現に変換するデ
ータと正規化された誤り位置多項式の根である正規化誤
り位置のデータを格納したデータＲＯＭ （８１へのア
ドレスを出力するアドレス制御回路、（２１）は有限体
上の多項式基底によりベクトル表現されたシンドローム
を有限体の原始元の指数表現に変換するデータと正規化
された誤り位置多項式の根である正規化誤り位置のデー
タを格納したデータＲＯＭ（８）へのアドレスを出力す
るアドレス端子、（２２）は有限体上の多項式基底によ
りベクトル表現されたシンドロームを有限体の原始元の
指数表現に変換するデータと正規化された誤り位置多項
式の根である正規化誤り位置のデータを格納したデータ
ＲＯＭからのデータが入力されるデータ入力端子、（２
３）は訂正パルスを出力する出力端子、（２４）はラン
ダム誤り訂正部（７）として訂正不可能な誤りを検出し
たときの訂正不能誤り検出端子である。第３図はバース
ト誤り訂正部（５）の詳細を示した図であり、（２５）
はシンドローム生成回路で４）の出力を入力する入力端
子、（２６）は１ビツトの遅延回路、（２７）はフィー
ドバックを制御するスイッチ、（２８）はシンドローム
変換回路（４）の出力かフィードバンク回路のデータか
を選択する選択回路、（２９）は長さ２ｎビツトの線形
フィードバックシフトレジスタ回路の上位（２ｎ−ｂ）
ビットが零になったことを検出するトラッピング（零検
出）回路、（３０）は復号した結果訂正不能なバースト
誤りを検出するバースト誤り訂正部（５）として訂正不
可能な誤りを検出したときに検出信号を出力するの訂正
不能誤り検出端子、（３１）はバースト誤りを訂正する
ときに訂正すべき誤りパターンをシリアルに出力する誤
りパターン出力端子である。第４図はバースト誤り訂正
部（６）、ランダム誤り訂正部（７）のそれぞれの復号
結果を用いて通信路の状況を把握し通信路の状況を判断
する基準を内蔵した出力選択回路（６）の詳細であり、
（３２）はランダム誤り訂正部からの出力を用いて訂正
されたデータの入力端子、（３３）はバースト誤り訂正
部（５）からの出力を用いて訂正されたデータの入力端
子、（３４）はランダム誤り訂正部（７）からの出力を
用いて訂正されたデータとバースト誤り訂正部（５）か
らの出力を用いて訂正されたデータを比較するための排
他的論理和回路、（３５）はランダム誤り訂正部での訂
正不能誤り検出信号の入力端子、（３６）はバースト誤
り訂正部（５）での訂正不能誤り検出信号の入力端子、
（３７）はランダム誤り訂正部からの出力を用いて訂正
されたデータがバースト誤り訂正部（５）からの出力を
用いて訂正されたデータかを選択する出力選択回路、（
３８）はランダム誤り訂正部（７）での訂正不能誤り検
出信号とバースト誤り訂正部（５）での訂正不能誤り検
出信号およびランダム誤り訂正部（７）からの出力を用
いて訂正されたデータとバースト誤り訂正部（５）から
の出力を用いて訂正されたデータを比較するための排他
的論理和回路（３５）の出力信号に基づいて第５図に示
した出力選択の基準で訂正不能信号を発生し出力選択回
路（３７）を制御する信号を発生する出力選択制御回路
である。第５図は出力選択制御回路（３８）に内蔵され
た出力選択回路（３７）を制御する基準と最終的な復号
状態を示す訂正不能誤り検出端子０１への出力を決定す
る基準を示した表である。In FIG. 1, (1) is an input terminal that inputs a received code word, (2) is a syndrome generation circuit that generates two n-bit syndromes for the random error correction unit, and (3) is a syndrome generator. (4) a delay circuit for holding the input received word while generating and correcting errors;
is a syndrome conversion circuit that converts two n-bit syndromes generated by the syndrome generation circuit for the random error correction unit into a 2n-bit syndrome for the burst trapping circuit of the burst error correction unit;
(5) is a burst error correction unit that calculates the position where a burst error occurs and the pattern of the burst error to correct the burst error, and (6) is the decoding result of the burst error correction unit and the random error correction unit. (7) is expressed as a vector by a polynomial basis over a finite field obtained by the syndrome generation circuit (2). Taking a syndrome as input, converting the syndrome expressed as a vector by a polynomial basis over a finite field into an exponential expression of a primitive element of the finite field, and using the converted exponential expression as an integer operation modulo 2n-1, an error locator polynomial is calculated. Find the root of the normalized error position polynomial by searching the table of normalized error positions calculated in advance using the constant term of the normalized error position polynomial, and then calculate the root of the normalized error position polynomial from the normalized error position. A random error correction unit that calculates and corrects the true error position, (
8) is the data for converting the syndrome expressed in hectors by the polynomial basis on the finite field obtained by the syndrome generation circuit (2) into the exponential representation of the primitive element of the finite field, and the roots of the normalized error locator polynomial. Data ROM that stores normalized error position data, +91 is an output terminal that outputs the decoded result, 0ω is an uncorrectable error detection terminal that indicates the final decoding state, 00 is a burst error correction unit (5) and random This is an exclusive OR circuit that adds error correction pulses output from each of the error correction units (7) to the received word. FIG. 2 is a diagram showing details of the random error correction unit (7), and (2) is an input for inputting a syndrome expressed as a vector by a polynomial basis on a finite field obtained by the syndrome generation circuit (2). terminal, α is a numeric circuit that holds the input syndrome, (141 is an addition circuit modulo 2n-1, α is a complement circuit modulo 21'I-1, and ae is a circuit that temporarily stores data. αη is a numeral circuit that has the function of checking the calculation results of the adder circuit 04+ modulo 2'1-1 and the complement circuit a!9 modulo 2'-1, αQ is a counter circuit that calculates the true error position, qLJ is an OR circuit that mixes the correction pulses output from the two counter circuits that calculate the true error position, (
) is the data that stores the data for converting the syndrome expressed as a vector by a polynomial basis over a finite field into the exponential representation of the primitive element of the finite field, and the data for the normalized error position, which is the root of the normalized error position polynomial. ROM (21) is an address control circuit that outputs the address to 81, and (21) is a data and normalized error locator polynomial that converts a syndrome expressed as a vector by a polynomial basis on a finite field into an exponential expression of a primitive element in a finite field. Address terminal (22) outputs the address to the data ROM (8) that stores the data of the normalized error position which is the root of . a data input terminal (2
3) is an output terminal for outputting a correction pulse, and (24) is an uncorrectable error detection terminal used when an uncorrectable error is detected by the random error correction unit (7). FIG. 3 is a diagram showing details of the burst error correction unit (5), and (25)
is a syndrome generation circuit, and input terminal for inputting the output of 4), (26) is a 1-bit delay circuit, (27) is a switch that controls feedback, and (28) is the output of syndrome conversion circuit (4) or a feed bank. The selection circuit (29) is the upper part (2n-b) of a linear feedback shift register circuit with a length of 2n bits.
A trapping (zero detection) circuit (30) detects when a bit becomes zero, and a burst error correction unit (5) detects an uncorrectable burst error as a result of decoding. An uncorrectable error detection terminal (31) outputs a detection signal, and an error pattern output terminal (31) serially outputs an error pattern to be corrected when a burst error is corrected. FIG. 4 shows an output selection circuit (6) that has a built-in standard for grasping the communication channel status and determining the communication channel status using the decoding results of the burst error correction unit (6) and the random error correction unit (7). ) details,
(32) is an input terminal for data corrected using the output from the random error correction unit, (33) is an input terminal for data corrected using the output from the burst error correction unit (5), (34) (35) is an exclusive OR circuit for comparing data corrected using the output from the random error correction unit (7) and data corrected using the output from the burst error correction unit (5); (36) is the input terminal for the uncorrectable error detection signal in the random error correction unit (5),
(37) is an output selection circuit that selects whether data corrected using the output from the random error correction unit or data corrected using the output from the burst error correction unit (5);
38) is data corrected using the uncorrectable error detection signal in the random error correction unit (7), the uncorrectable error detection signal in the burst error correction unit (5), and the output from the random error correction unit (7). Based on the output signal of the exclusive OR circuit (35) for comparing the data corrected using the output from the burst error correction unit (5) This is an output selection control circuit that generates a signal to control the output selection circuit (37). FIG. 5 is a table showing the criteria for controlling the output selection circuit (37) built in the output selection control circuit (38) and the criteria for determining the output to the uncorrectable error detection terminal 01 indicating the final decoding state. It is.
（２）実施例の作用、動作の詳細な説明衣に動作につい
て説明する。あらかじめ送信側で符号化され通信路で誤
りが加わった誤りを含んだ受信語が入力端子＋１１より
入力されシンドローム生成回路（２）によって２つのｎ
ビットのシンドロームＳ１．Ｓ３が有限体上で多項式基
底のベクトルとして表現された形で生成される。ついで
、この２つのｎビットのシンドロームＳ１．Ｓ３はラン
ダム誤り訂正部（７）とシンドローム変換回路（４）へ
入力される。ランダム誤り訂正部（７）では入力された
シンドロームＳ１．Ｓ３は置数回路ａ湯に保持され、ア
ドレス制御回路ｒ２Ｉｌｌを介してデータＲＯＭ ＋８
１のアドレスとしてアドレス出力端子（２１）へと出力
する。シンドロームＳｌ、Ｓ３はデータＲＯＭ ＋８１
により有限体上の多項式基底によりベクトル表現から有
限体の原始元の指数表現１ ｏ ｇ Ｓ ｌ ｏ ｇ
Ｓ ３へと変１″
換される。データＲＯＭ ｆ８）により有限体の原始元
の指数表現ＬＯＧＳ１，１ｏｇＳ３へと変換されたシン
ドロームはデータ入力端子（２２）、置数回路０ηを経
由して置数回路ＯＩに記憶される。置数回路Ｑｌに記憶
された指数表現されたシンドロームｌｏｇＳ１，１ｏｇ
Ｓ３から加算回路００および補数回路α９を用いて正規
化された誤り位置多項式の定数項（１０ｇＳ３−３×１
０ｇＳ１）を計算し、定数項（ＩｏｇＳ３−３Ｘ１ｏｇ
Ｓ１）をアドレス制御回路（至）を介してデータＲＯＭ
Ｆ８）のアドレスとしてアドレス出力端子（２１）を
経由してＲＯＭ ＋８１のアドレスとして出力する。定
数項（ｌｏｇｓ３−３ｘＩ ｏ ｇ Ｓ １）はデータ
ＲＯＭ ＋８１により正規化された誤り位置多項式の２
つの根ｉ＝Ｉｏｇα・、ｊ＝１ｏｇＬｘ’へと変換、さ
れる。ここでαは有限体の原始元であり、α１．αＪが
正規化された誤り位置多項式の根、つまり正規化誤り位
置である。データＲＯＭ （８１により正規化された誤
り位置多項式の２つの根ｉ＝Ｉｏｇα’＋Ｊ＝ｌＯｇα
Ｊはデータ入力端子（２２）、置数回路Ｏｈを経由して
加算回路Ｑ４１でｌｏｇｓｌを加算し、真の誤り位置を
計算するカウンタ回路ＯＩに格納される。この時加算の
結果が置数回路０ηによりチェックされ訂正不能の状態
であれば訂正不能誤り検出端子（２４）に信号を出力す
る。カウンタ回路Ｑｌに格納された真の誤り位置はカウ
ンタ回路α咎で減算されカウンタ回路０榎の内容が零と
なった時点で誤り訂正パルスがＯＲ回路Ｏ１を経由して
排他的論理和回路（１１−ａ）に与えられる。(2) Detailed explanation of the effects and operations of the embodiment The operations will be explained below. A received word containing an error, which was encoded in advance on the transmitting side and added on the communication path, is input from the input terminal +11 and is converted into two n by the syndrome generation circuit (2).
Bit syndrome S1. S3 is generated in a form expressed as a polynomial basis vector on a finite field. Next, these two n-bit syndromes S1. S3 is input to a random error correction unit (7) and a syndrome conversion circuit (4). The random error correction unit (7) receives the input syndrome S1. S3 is held in the numeric circuit a, and is sent to the data ROM +8 via the address control circuit r2Ill.
It is output to the address output terminal (21) as an address of 1. Syndrome Sl, S3 is data ROM +81
From the vector representation by the polynomial basis over the finite field, we obtain the index representation of the primitive element of the finite field1 o g S l o g
The syndrome converted to the exponential representation LOGS1,1ogS3 of the primitive element of the finite field by the data ROM f8) is transferred to the data input terminal (22) and the register circuit 0η. Stored in number circuit OI. Syndrome logS1,1og expressed in exponential form stored in number circuit Ql
From S3, the constant term of the error locator polynomial (10gS3-3×1
0gS1) and the constant term (IogS3-3X1og
S1) to the data ROM via the address control circuit (to)
F8) is output as the address of ROM +81 via the address output terminal (21). The constant term (logs3-3xI o g S 1) is 2 of the error locator polynomial normalized by the data ROM +81.
It is converted into roots i=Iogα·, j=1ogLx′. Here α is a primitive element of a finite field, and α1. αJ is the root of the normalized error locator polynomial, that is, the normalized error locator. Data ROM (Two roots of error locator polynomial normalized by 81 i=Iogα'+J=lOgα
J passes through the data input terminal (22) and the numeral circuit Oh, adds logsl in the adder circuit Q41, and is stored in the counter circuit OI that calculates the true error position. At this time, the result of addition is checked by the numeral circuit 0η, and if it is in an uncorrectable state, a signal is output to the uncorrectable error detection terminal (24). The true error position stored in the counter circuit Ql is subtracted by the counter circuit α, and when the contents of the counter circuit 0 become zero, the error correction pulse is sent via the OR circuit O1 to the exclusive OR circuit (11 - given to a).
一方、シンドローム変換回路（４）へ入力された２つの
ｎビットのシンドローム５ＩＩＳ３は２ｎビットのシン
ドロームＳ１に変換されバースト誤り訂正部（５）へ入
力される０例えば、
ｇ（ｘ）＝Ｘ”＋Ｘ”＋Ｘ”＋Ｘ”＋Ｘ”＋Ｘ’＋Ｘ’
＋Ｘ３＋ １を生成多項式とする（５１１ 、４９３
） Ｂ ＣＨ符号では、Ｓ１０ ＝Ｓ１．＋Ｓ１．＋Ｓ
ｌ、＋ＳＩＩ＋Ｓ１゜Ｓ３．−１Ｓ３４＋Ｓ３．＋５３
１
Ｓ １ ＋ ＝３１ｍ ” Ｓ Ｉ Ｓ ” Ｓ ｓ
４ ” ３１ ！ ” Ｓ １１ ” Ｓ １ ａＳ
３゜＋Ｓ３．＋Ｓ３４＋Ｓ３．＋５１０Ｓ１□ ＝ Ｓ
ｌ＆＋ Ｓ、＋ Ｓ１３＋ Ｓｌよ＋ＳＩＩ＋Ｓ１゜Ｓ
３・−１ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ１・Ｓｌ・ ＝Ｓ
１・＋Ｓｔ・＋Ｓ３・＋Ｓ３・＋Ｓ３・Ｓ １４ ”
’ Ｓ １ｔ ” Ｓ １ｓ ＋Ｓ ３ｔ ” Ｓ ３
４ ” Ｓ ３３Ｓ１．＝Ｓ１．＋Ｓ１４＋Ｓ１゜＋Ｓ
３゜＋Ｓ３．十Ｓ３４＋Ｓ３゜Ｓ ｌ ｂ ＝Ｓ１ｔ
＋ Ｓ１ｓ＋ Ｓ１４” ５１３Ｓ３・＋Ｓ３・＋Ｓ３
・＋Ｓ３・＋Ｓ３・Ｓ ｌ ｑ ＝ Ｓ１ｓ＋ Ｓ１
ｔ＋ Ｓｌ＆＋ ＳＩＳ＋ Ｓｌ、＋Ｓｔ＋Ｓ３・＋Ｓ
３・＋Ｓ３・＋Ｓ３・＋Ｓ３・Ｓ １ ｔ ” Ｓｌ
ｓ＋ Ｓ１ａ＋ Ｓ、＋ ３１！＋ Ｓ１１ ＋ Ｓｌ
。On the other hand, the two n-bit syndromes 5IIS3 input to the syndrome conversion circuit (4) are converted into a 2n-bit syndrome S1 and input to the burst error correction unit (5).For example, g(x)=X''+X "+X"+X"+X"+X'+X'
Let +X3+ 1 be the generator polynomial (511, 493
) B CH code, S10 =S1. +S1. +S
l, +SII+S1°S3. -1S34+S3. +53
1 S 1 + = 31m ” S I S ” S s
4 ” 31! ” S 11 ” S 1 aS
3°+S3. +S34+S3. +510S1□ = S
l&+ S, + S13+ Slyo+SII+S1゜S
3・-1s3・+S3・+S3・+S1・Sl・=S
1・+St・+S3・+S3・+S3・S 14 ”
' S 1t ” S 1s + S 3t ” S 3
4 ”S 33S1.=S1.+S14+S1゜+S
3°+S3. 10S34+S3゜S l b =S1t
+ S1s+ S14” 513S3・+S3・+S3
・+S3・+S3・S l q = S1s+ S1
t+ Sl&+ SIS+ Sl, +St+S3・+S
3・+S3・+S3・+S3・S 1 t ”Sl
s+ S1a+ S, + 31! + S11 + Sl
.
Ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・Ｓｉｔ 冨
Ｓ １ ？ ” Ｓ ｔ ａ ” Ｓ ｔ ３ ” Ｓ
ｔ ｚ ＋Ｓ ｔ ＋５３・＋３３・＋８３・＋３３
・＋８３・Ｓ１１．冨Ｓ１ｓ＋ Ｓ、十Ｓ１ｓ＋ Ｓ１
□＋５ＩＩＳ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・Ｓ
１□−３１ｓ ＋ Ｓ ｌｂ ＋ Ｓ １３ ＋ Ｓ
１□＋５ｌａＳ３．＋Ｓ３ｈ＋Ｓ３．＋Ｓ３．＋Ｓ３゜
Ｓ１＋ｚ−３ａ＋ｓ 。S3・+S3・+S3・+S3・+S3・Sit Tomi S 1? ” S t a ” S t 3 ” S
t z +S t +53・+33・+83・+33
・+83・S11. Tofu S1s+ S, ten S1s+ S1
□+5IIS3・+S3・+S3・+S3・+S3・S
1□-31s + S lb + S 13 + S
1□+5laS3. +S3h+S3. +S3. +S3°S1+z-3a+s.
Ｓ １＋ｓ＝Ｓ ＋ ＋ Ｓ ＋Ｓ Ｌ ＋ ４
−３ ｔ ！ ” ３３ｇＳ １＋ｓ”Ｓｌｔ＋ｓ１ａ
＋Ｓｌ＋＋Ｓｌ。S 1 + s = S + + S + S L + 4
-3t! "33gS 1+s"Slt+s1a
+Sl++Sl.
＋Ｓ３・＋Ｓ３・＋Ｓ３・十Ｓ３・
Ｓ １ ＋ｈ＝ Ｓｌｓ十Ｓ１＠＋ ３１よ＋Ｓ ｔ
＋＋Ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・
Ｓ １ ｒｑ−Ｓｌ＆＋ Ｓ１ｓ＋ Ｓ１！＋ Ｓｌ。+S3・+S3・+S3・10S3・S 1 +h= Sls10S1@+ 31yo+S t
++S3・+S3・+S3・+S3・S 1 rq-Sl&+ S1s+ S1! + Sl.
＋Ｓ３・＋Ｓ３・＋Ｓ３・＋Ｓ３・ の式で変換される。+S3・+S3・+S3・+S3・ It is converted using the formula.
バースト誤り訂正部（５）ではフィードバックを制御す
るスイッチ回路（２７）を閉じ選択回路（２８）を入力
端子（２５）側に倒しシンドローム変換回路（４）で変
換された２つのｎビットのシンドロームを長さ２ｎビツ
トの線形フィードバックシフトレジスタ回路の遅延回路
（２６）に入力する。ついで選択回路（２日）を線形フ
ィードバックシフトレジスタ回路側に倒しシフトさせな
がらトラッピング（零検出）回路（２９）によりバース
ト誤りパターンを調べる。トラッピング（零検出）回路
（２９）によりバースト誤りパターンがみつかったなら
ば、スイッチ回路（２７）を開き誤りパターンをシリア
ルに誤りパターン出力端子（３１）より出力し排他的論
理和回路（］１−ｂ）に与える。この時、符号製分シフ
トを行っても誤りパターンがみつからなかったならば、
トラッピング（零検出）回路（２９）より訂正不可能な
誤りを検出した信号を訂正不能誤り検出端子（３０）に
出力する。In the burst error correction section (5), the switch circuit (27) for controlling feedback is closed, the selection circuit (28) is moved to the input terminal (25) side, and the two n-bit syndromes converted by the syndrome conversion circuit (4) are It is input to a delay circuit (26) of a linear feedback shift register circuit having a length of 2n bits. Then, while shifting the selection circuit (2nd) to the linear feedback shift register circuit side, the trapping (zero detection) circuit (29) examines the burst error pattern. If a burst error pattern is found by the trapping (zero detection) circuit (29), the switch circuit (27) is opened and the error pattern is serially output from the error pattern output terminal (31) and the exclusive OR circuit (]1- b). At this time, if no error pattern is found even after performing the code division shift,
A trapping (zero detection) circuit (29) outputs a signal in which an uncorrectable error is detected to an uncorrectable error detection terminal (30).
ランダム誤り訂正部（７）あるいはバースト誤り訂正部
（５）で誤りパターンがみつかったならば、入力された
受信語を保持してあった遅延回路（３）より受信語を読
み出しながら排他的論理和回路（１１−ａ）、（１１−
ｂ）でランダム誤り訂正部（７）とバースト誤り訂正部
（５）でみつかったそれぞれの誤りパターンを別々に受
信語に加わることで、ランダム誤りとバースト誤りを訂
正しぞれぞれの復号語とする。ついで、ランダム誤り訂
正部（７）とバースト誤り訂正部（５）の各々で訂正さ
れた復号語とランダム誤り訂正部（７）とバースト誤り
訂正部（５）の訂正不能誤り検出端子（２４）、（３０
）の出力を出力選択回路（６）へ入力する。出力選択回
路（６）では入力されたランダム誤り訂正部（７）とバ
ースト誤り訂正部（５）のそれぞれの復号語を比較する
ための排他的論理和回路（３４）で比較する。排他的論
理和回路（３４）による比較結果と訂正不能誤り検出端
子（２４）、（３０）からの入力を出力選択制御回路（
３８）へ入力する。出力選択制御９回路（３８）では第
５図の出力選択の基準に従って出力選択回路（３７）を
制御する。つまり、訂正不能誤り検出端子（２４）、（
３０）の出力が共に訂正を示し、かつ、それぞれの復号
語を比較するための排他的論理和回路（３４）の出力が
それぞれの復号語の一致を示せば出力選択回路（３７）
をａ側に倒してランダム誤り訂正部（７）の出力を選択
し、訂正不能誤り検出端子（２４）が訂正を示し、かつ
、訂正不能誤り検出端子（３０）が訂正不能誤り検出を
示せば出力選択回路（３７）をａ側に倒してランダム誤
り訂正部（７）の出力を選択し、訂正不能誤り検出端子
（３０）が訂正を示し、かつ、訂正不能誤り検出端子（
２４）が訂正不能誤り検出を示せば出力選択回路（３７
）をｂ側に倒してバースト誤り訂正部（５）の出力を選
択し、それ以外の場合には最終的な復号状態を示す訂正
不能誤り検出端子ＯＩに訂正不能誤り検出の信号を出力
することになる。出力選択回路（６）で選択された最終
的な復号語は出力端子（９）を経由して出力される。If an error pattern is found in the random error correction unit (7) or the burst error correction unit (5), exclusive OR is performed while reading the received word from the delay circuit (3) that held the input received word. Circuit (11-a), (11-
By adding each error pattern found in the random error correction unit (7) and the burst error correction unit (5) separately to the received word in b), the random error and the burst error are corrected and each decoded word is corrected. shall be. Next, the decoded words corrected by the random error correction unit (7) and the burst error correction unit (5) and the uncorrectable error detection terminals (24) of the random error correction unit (7) and the burst error correction unit (5) are transmitted. , (30
) is input to the output selection circuit (6). The output selection circuit (6) compares the input decoded words of the random error correction unit (7) and the burst error correction unit (5) using an exclusive OR circuit (34). The comparison result by the exclusive OR circuit (34) and the inputs from the uncorrectable error detection terminals (24) and (30) are output to the output selection control circuit (
38). The output selection control circuit 9 (38) controls the output selection circuit (37) according to the output selection criteria shown in FIG. In other words, the uncorrectable error detection terminal (24), (
30) both indicate correction, and if the output of the exclusive OR circuit (34) for comparing the respective decoded words indicates a match between the respective decoded words, the output selection circuit (37)
If the output of the random error correction unit (7) is selected by moving to side a, and the uncorrectable error detection terminal (24) indicates correction, and the uncorrectable error detection terminal (30) indicates uncorrectable error detection, then The output selection circuit (37) is turned to side a to select the output of the random error correction unit (7), and the uncorrectable error detection terminal (30) indicates correction, and the uncorrectable error detection terminal (
24) indicates uncorrectable error detection, the output selection circuit (37
) to the b side to select the output of the burst error correction unit (5), and in other cases output an uncorrectable error detection signal to the uncorrectable error detection terminal OI indicating the final decoding state. become. The final decoded word selected by the output selection circuit (6) is output via the output terminal (9).
（３）他の実施例の説明、
他の用途への転用例の説明
なお、上記実施例ではランダム誤り訂正部（７）におい
て、２′１−１を法とした演算回路を用いたものを示し
たが、一般の線形期間シフトレジスタ回路を用いたラン
ダム誤り訂正部を設けてもよい。(3) Description of other embodiments, description of examples of diversion to other uses In the above embodiment, the random error correction unit (7) uses an arithmetic circuit modulo 2'1-1. Although shown, a random error correction section using a general linear period shift register circuit may be provided.
また、上記の実施例では符号長として特に限定しなかっ
たが、短縮化した符号においても同様の効果かえられる
ことは言うまでもない。Further, although the code length is not particularly limited in the above embodiment, it goes without saying that the same effect can be obtained even with a shortened code.
以上のように、らの発明によればランダム誤り訂正部と
バースト誤り訂正部の出力の選択基準を内蔵した出力選
択回路を持たせることにより、より信鯨度の高い複合誤
り訂正ＢＣＨ復号回路を得られる効果がある。As described above, according to the invention of et al., a composite error correction BCH decoding circuit with higher reliability can be realized by providing an output selection circuit with built-in criteria for selecting the outputs of the random error correction section and the burst error correction section. There are benefits to be gained.
第１図はこの発明の一実施例による複合誤り訂正ＢＣＨ
復号回路を示すブロック図、第２図はこの発明の一実施
例におけるランダム誤り訂正部（７）の詳細を示したブ
ロック図、第３図はこの発明の一実施例におけるバース
ト誤り訂正部（５）の詳細を示したブロック図、第４図
はこの発明の一実施例におけるバースト誤り訂正部、ラ
ンダム誤り訂正部のそれぞれの復号結果を用いて通信路
の状況を把握し通信路の状況を判断する基準を内蔵した
出力選択回路（６）の詳細図、第５図はこの発明の一実
施例における出力選択制御回路に内蔵された出力選択回
路を制御する基準と最終的な復号状態を示す訂正不能誤
り検出端子への出力を決定する基準を示した表、第６図
は従来のランダム誤りとバースト誤りの両方を訂正する
複合誤り訂正回路を示すブロック図である。
（１）は受信された符号語を入力する入力端子、（２）
はランダム誤り訂正部のための２つのｎビットのシンド
ロームを生成するシンドローム生成回路、（３）はシン
ドロームを生成し誤りを訂正する間入力された受信語を
保持しておくための遅延回路、（４）はランダム誤り訂
正部のためのシンドローム生成回路で生成された２つの
ｎビットのシンドロームからバースト誤り訂正部のバー
ストトラッピング回路のための２ｎビツトのシンドロー
ムへ変換するシンドローム変換回路、（５）はバースト
誤りを訂正するためにバースト誤りの生じた位置と生じ
たバースト誤りのパターンを計算するバースト誤り訂正
部、（６）ははバースト誤り訂正部、ランダム誤り訂正
部のそれぞれの復号結果を用いて通信路の状況を把握し
通信路の状況を判断する基準を内蔵した出力選択回路、
（７）はシンドローム生成回路（２）で求められた有限
体上の多項式基底によりベクトル表現されたシンドロー
ムを入力とし、有限体上の多項式基底によりベクトル表
現されたシンドロームを有限体の原始元の指数表現に変
換し、変換された指数表現を２ｎ−１を法とした整数演
算により誤り位置多項式を正規化し、正規化された誤り
位置多項式の定数項で予め計算された正規化誤り位置の
表を索表することで正規化された誤り位置多項式の根を
求め、さらに正規化された誤り位置から真の誤り位置を
計算し訂正するランダム誤り訂正部、（８）はシンドロ
ーム生成回路（２）で求められた有限体上の多項式基底
によりベクトル表現されたシンドロームを有限体の原始
元の指数表現に変換するデータと正規化された誤り位置
多項式の根である正規化誤り位置のデータを格納したデ
ータＲＯＭ、（９）は復号された結果を出力する出力端
子、Ｏｌは最終的な復号状態を示す訂正不能誤り検出端
子、Ｑｌｌはバースト誤り訂正部（５）とランダム誤り
訂正部（７）のそれぞれから出力される誤り訂正パルス
を受信語に加える排他的論理和回路である。
なお、図中、同一符号は、同一、または相当部分を示す
。FIG. 1 shows a composite error correction BCH according to an embodiment of the present invention.
FIG. 2 is a block diagram showing the details of the random error correction section (7) in an embodiment of the present invention, and FIG. 3 is a block diagram showing the details of the random error correction section (7) in an embodiment of the invention. ), and FIG. 4 is a block diagram showing the details of the communication path in one embodiment of the present invention, which uses the decoding results of the burst error correction section and the random error correction section to grasp the communication path situation and judge the communication path situation. FIG. 5 is a detailed diagram of the output selection circuit (6) having a built-in standard for correction, and FIG. FIG. 6 is a block diagram showing a conventional composite error correction circuit that corrects both random errors and burst errors. (1) is an input terminal for inputting the received code word; (2)
(3) is a syndrome generation circuit that generates two n-bit syndromes for the random error correction unit; (3) is a delay circuit that holds the input received word while generating syndromes and correcting errors; 4) is a syndrome conversion circuit that converts two n-bit syndromes generated by the syndrome generation circuit for the random error correction unit into a 2n-bit syndrome for the burst trapping circuit of the burst error correction unit; In order to correct burst errors, there is a burst error correction unit that calculates the position where a burst error occurs and the pattern of the burst error that has occurred, and (6) uses the decoding results of the burst error correction unit and the random error correction unit. Output selection circuit with built-in criteria for grasping the communication path status and determining the communication path status,
In (7), the syndrome expressed as a vector by a polynomial basis on a finite field obtained by the syndrome generation circuit (2) is input, and the syndrome expressed as a vector by a polynomial basis on a finite field is expressed as an index of the primitive element of the finite field. Convert the converted exponential expression into an expression, normalize the error locator polynomial using integer operations modulo 2n-1, and create a table of normalized error locators calculated in advance using the constant term of the normalized error locator polynomial. A random error correction unit (8) is a syndrome generation circuit (2) that calculates the root of the normalized error position polynomial by searching for the normalized error position, and then calculates and corrects the true error position from the normalized error position. Data for converting the syndrome expressed as a vector by a polynomial basis over a finite field into an index representation of the primitive element of the finite field, and data for normalized error positions, which are the roots of the normalized error position polynomial, are stored. ROM, (9) is an output terminal that outputs the decoded result, Ol is an uncorrectable error detection terminal that indicates the final decoding state, and Qll is a burst error correction unit (5) and a random error correction unit (7), respectively. This is an exclusive OR circuit that adds the error correction pulse output from the received word to the received word. In addition, in the figures, the same reference numerals indicate the same or equivalent parts.
Claims (3)
信路に生じたランダム誤りを訂正するＢＣＨ符号のラン
ダム誤り訂正部と、バースト誤りを訂正するＢＣＨ符号
のバースト誤り訂正部と、ＢＣＨ符号のランダム誤り訂
正部での復号状態とＢＣＨ符号のバースト誤り訂正部で
の復号状態とランダム誤り訂正部での復号語とバースト
誤り訂正部での復号語の比較結果とを用いてどちらの出
力を選択すべきか判断する判断部を備えた複合誤り訂正
ＢＣＨ復号回路。(1) In an error control system using BCH codes, a random error correction unit of a BCH code corrects random errors occurring in a communication channel, a burst error correction unit of a BCH code corrects burst errors, and a random error of a BCH code. Which output should be selected using the decoding state in the correction section, the decoding state in the burst error correction section of the BCH code, and the comparison result between the decoded word in the random error correction section and the decoded word in the burst error correction section? A composite error correction BCH decoding circuit including a judgment unit that makes a judgment.
ドロームからランダムに生じた誤りの位置を計算するた
めに、有限体の元により表されたシンドロームのパター
ンを原始元の指数表現に変換する機構と、変換された指
数表現を扱うことのできる２＾ｎ−１を法とした整数演
算機構と、その演算結果により予め計算された正規化誤
り位置の表を索表する機構とを有し、原始元の指数表現
に変換されたシンドロームに対して、２＾ｎ−１を法と
した整数演算により誤り位置多項式を正規化し、その根
である正規化された誤り位置を予め計算された正規化誤
り位置の表を索表することで求め、そこで得られた正規
化された誤り位置から真の誤り位置を計算することを特
徴とする特許請求の範囲第（１）項記載の複合誤り訂正
ＢＣＨ復号回路。(2) a mechanism for converting a syndrome pattern expressed by an element of a finite field into an exponential representation of a primitive element in order to calculate the position of an error randomly generated from a syndrome in a random error correction unit of a BCH code; It has an integer arithmetic mechanism modulo 2^n-1 that can handle converted exponential expressions, and a mechanism that looks up a table of normalized error positions calculated in advance based on the result of the arithmetic operation. For the syndrome converted to an exponential representation, the error locator polynomial is normalized by integer operation modulo 2^n-1, and its root, the normalized error locator, is calculated as the pre-calculated normalized error locator. The complex error correction BCH decoding circuit according to claim 1, wherein the true error position is calculated from the normalized error position obtained by searching the table. .
Ｈ符号のランダム誤り訂正部と、バースト誤りを訂正す
るＢＣＨ符号のバースト誤り訂正部でシンドローム生成
回路を共用することのできることを特徴とする特許請求
の範囲第（１）項記載の複合誤り訂正ＢＣＨ符号復号回
路。(3) By providing a syndrome conversion circuit, BC
A composite error correction BCH according to claim (1), characterized in that a syndrome generation circuit can be shared by a random error correction unit for an H code and a burst error correction unit for a BCH code that corrects burst errors. code/decoder circuit.
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
| JPH02301226A true JPH02301226A (en) | 1990-12-13 |
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ID=14822911
Family Applications (1)
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| CH (1) | CH680031A5 (en) |
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