JP3595271B2

JP3595271B2 - Error correction decoding method and apparatus

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Publication number: JP3595271B2
Application number: JP2001060413A
Authority: JP
Inventors: 隆彦中村; 英夫吉田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-03-05
Filing date: 2001-03-05
Publication date: 2004-12-02
Anticipated expiration: 2021-03-05
Also published as: JP2002261625A

Description

【０００１】
【発明の属する技術分野】
この発明は、通信分野や記録分野で用いられている誤り訂正符号、特に線形符号の誤り訂正復号方法および装置に関するものである。
【０００２】
【従来の技術】
図７は文献「ＥｒｒｏｒＣｏｎｔｒｏｌＣｏｄｉｎｇ：ＦｕｎｄａｍｅｎｔａｌｓａｎｄＡｐｐｌｉｃａｔｉｏｎｓ（誤り制御コード基礎およびその適用）」に示された従来のバースト誤り訂正を行うための誤り訂正復号装置の構成を示すブロック図である。以下の説明において、符号長ｎ、情報ビット数ｋ、訂正可能なバースト長をｂとして以下の説明を行う。
【０００３】
図において１０１は受信される受信語のビット入力をゲートするゲート回路、１０２は排他的論理和をとるためのＸＯＲ回路、１０３は生成多項式により決まる線形シフトレジスタ、１０４はゲート回路、１０５は（ｎ−ｋ）段の線形シフトレジスタ１０３のうち下位（ｎ−ｋ−ｂ）ビットについて全て０であるかどうかを判定する零判定手段、１０６はゲート回路である。
【０００４】
１０７は入力された受信ビットを保持するための記憶手段、１０８は記憶手段１０７に記憶された受信語を出力させるためのゲート回路、１０９は検出された誤りを訂正するためのＸＯＲ回路である。なお図示されていないが、各ゲート回路１０１，１０４，１０６，１０８には、ゲート制御信号がカウンタ（ソフトウェア等でも構成可能であり特に図示せず）のカウント値あるいは零判定手段１０５の判定結果等に基づいて供給され、これに従って下記の制御が行われる。
【０００５】
次に図７に従って動作を説明する。まず、ｎビットの受信ビット系列がゲート回路１０１を通過して、記憶手段１０７および（ｎ−ｋ）段のシフトレジスタ１０３に入力される。このとき、ゲート回路１０４については接続されており、生成多項式に応じたフィードバック処理が行われる。ｎビットの受信ビットが入力されたときのシフトレジスタの内容をバースト誤りのシンドロームと呼ぶ。
【０００６】
ｎビットの受信ビットが入力された後にゲート回路１０１は接続を切り離して０を出力するように制御される。また、ゲート回路１０４については、そのまま接続した状態でシフトレジスタ１０３のシフト操作を繰り返し行う。このシフト操作を行っている間で、シフトレジスタ１０３の下位（ｎ−ｋ−ｂ）ビットのレジスタ値が全て０になった場合、シフトレジスタ１０３の上位ｂビットのレジスタに入っている値がバースト誤りパターンとなる。このとき、バースト誤りのシンドロームが生成されてからシフトされる回数によって３つの条件に分けられる。
【０００７】
シフト回数が（ｎ−ｋ−ｂ）回以下の時に零判定手段１０５によって、シフトレジスタ１０３の下位の（ｎ−ｋ−ｂ）ビットが全て０になったときには、チェックビットの部分にバースト誤りが検出されたことになり、ゲート回路１０８を接続して、ゲート回路１０６からは０を出力させるようにして、記憶手段１０７に記憶されている受信ビットの情報ビット部分の内容をそのまま出力する。
【０００８】
シフトレジスタ１０３に記憶されたバースト誤り訂正用シンドロームについて、シフト回数が（ｎ−ｋ−ｂ＋ｉ）（ｉは１以上ｂ−１以下）回のときに零判定手段１０５によって、シフトレジスタ１０３の下位（ｎ−ｋ−ｂ）ビットが全て０になったときには、誤りとしてはチェック部分最後の（ｂ−ｉ）ビットと受信ビットの先頭のｉビットに誤りがあることになる。このときは、カウンタを（ｎ−ｋ−ｂ＋ｉ＋１）にセットをしてカウントアップをする。また、ゲート回路１０４を０を出力するように制御して、シフトレジスタ１０３の内容を上位ビットから順に出力するようにする。
【０００９】
次にカウンタの値が（ｎ−ｋ）になった時に、ゲート回路１０６およびゲート回路１０８を接続し受信ビットを先頭から順に出力するように制御して、受信ビットの先頭のｉビットについてＸＯＲ回路１０９において誤り訂正を行ない出力する。
【００１０】
シフトレジスタ１０３に記憶された、バースト誤り訂正用シンドロームについて（ｎ−ｋ）回シフトした結果、零判定手段１０５において１度もシフトレジスタ１０３の下位の（ｎ−ｋ−ｂ）ビットが全て０になるようなことがなかった場合には、ゲート回路１０８を接続して受信ビットを先頭から順に出力し、同時にゲート回路１０４についても接続を行ったままで、シフトレジスタ１０３のシフト操作を続けて行う。
【００１１】
ゲート回路１０８を接続してからのシフト回数がｉ（ｉは１以上ｋ以下）回のときに零判定手段１０５によって、シフトレジスタ１０３の下位（ｎ−ｋ−ｂ）ビットが全て０になった時には、受信ビットの先頭のｉビット目からｉ＋ｂ−１ビットまでに、シフトレジスタ１０３の上位ｂビットに記憶されているパターンのバースト誤りが生起したことが検出される。
【００１２】
そして、ゲート回路１０６が接続されて、ゲート回路１０４については接続が切断されて０を出力するようにして、シフトレジスタ１０３の上位ｂビットに記憶されている内容がＸＯＲ回路１０９に入力されてｂビットの訂正操作が行われ、その後にゲート回路１０６については０を出力するように制御して、残りの受信ビットについては記憶手段１０７に記憶されている内容がそのまま出力されて、バースト誤りの誤りが訂正される。
【００１３】
また、ゲート回路１０８をゲート制御してからのシフト回数がｋ回になっても一度も零判定手段１０５において下位の（ｎ−ｋ−ｂ）ビットが全て０にならなかった時は、バースト誤り訂正できない誤りが生起したものとして、訂正不可能とする。
【００１４】
【発明が解決しようとする課題】
従来のこの種のバースト誤り訂正復号装置においては、最初の操作ではチェックビット部分の誤りが検出されて、（ｎ−ｋ）回シフトさせてはじめて先頭ビットのバースト誤りが訂正できることになり、復号に要するステップ数が大きくなる問題があった。
【００１５】
また、チェックビットについても誤り訂正された結果が必要な場合については、最初にチェックビット部分の誤り検出が行われてその後で情報ビット部分の誤りが検出されるために、検査ビット部分の誤りパターンを記憶する必要があり、訂正のタイミングを計算する上で復号装置の動作制御が複雑になる問題点があった。
【００１６】
また、バースト誤り以外にランダム誤りを訂正する必要がある場合は、上記のバースト誤り訂正回路のほかにランダム誤り訂正回路を設ける必要があり回路規模が大きくなる問題点があった。
【００１７】
この発明は上記の問題を解消するためになされたものであり、受信ビットの先頭ビットから順にバースト誤りの検出ができるようにし、また、ランダム誤り訂正のためのシンドロームを用いてバースト誤り訂正ができるようにした誤り訂正復号方法および装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記の目的に鑑み、この発明は、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号方法において、ランダム誤り訂正用のシンドロームを生成する工程と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する工程と、前記線形変換によって生成された値を用いてバースト誤りを訂正する工程と、備えたことを特徴とする誤り訂正復号方法にある。
【００１９】
また、前記バースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値について、ｂ組に分けて誤り判定を行う工程を備え、これらのｂ組の誤り判定のうち１組でも条件を満足している時に対応するビットの値を誤りパターンとしてバースト誤りを訂正することを特徴とする請求項１に記載の誤り訂正復号方法にある。
【００２０】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号方法において、ランダム誤り訂正用のシンドロームを生成する工程と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値から１ビットずつ順にシフトしたバースト誤り訂正用のシンドロームをそれぞれ生成しこれらの値を用いて複数のバースト誤りを同時に検出する工程と、これらの誤り検出結果に従って複数ビッドのバースト誤りの訂正を同時に行う工程と、備えたことを特徴とする誤り訂正復号方法にある。
【００２１】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号方法において、ランダム誤り訂正用のシンドロームを生成してランダム誤りを検出する工程と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する工程と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値からバースト誤りを検出する工程と、前記ランダム誤りおよびバースト誤りの一方が検出された場合は、その検出された方の誤り訂正方式で誤りの訂正を行い、両方の誤りが検出された場合は、予め定められた方の誤り訂正方式で誤り訂正を行う工程と、を備えたことを特徴とする誤り訂正復号方法にある。
【００２２】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号方法において、ランダム誤り訂正用のシンドロームを生成してランダム誤りを検出する工程と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する工程と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値からバースト誤りを検出する工程と、前記ランダム誤りおよびバースト誤りの一方が検出された場合は、その検出された方の誤り訂正方式で誤り訂正を行い、両方の誤りが検出された場合は、誤りビットの信頼度情報の低い方の誤り訂正方式で誤り訂正を行う工程と、を備えたことを特徴とする誤り訂正復号方法にある。
【００２３】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号方法において、ランダム誤り訂正用のシンドロームを生成して先頭ビットから順にランダム誤りを検出する工程と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する工程と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値に基づき先頭ビットから順に前記ランダム誤り検出と同じビットについてバースト誤りを検出する工程と、前記ランダム誤りおよびバースト誤りの先に誤り検出された誤り訂正方式で誤り訂正を行う工程と、を備えたことを特徴とする誤り訂正復号方法にある。
【００２４】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号装置において、ランダム誤り訂正用のシンドロームを生成する手段と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する手段と、前記線形変換によって生成された値を用いてバースト誤りを訂正する手段と、備えたことを特徴とする誤り訂正復号装置にある。
【００２５】
また、前記バースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値について、ｂ組に分けて誤り判定を行う手段を備え、これらのｂ組の誤り判定のうち１組でも条件を満足している時に対応するビットの値を誤りパターンとしてバースト誤りを訂正することを特徴とする請求項７に記載の誤り訂正復号装置にある。
【００２６】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号装置において、ランダム誤り訂正用のシンドロームを生成する手段と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値から１ビットずつ順にシフトしたバースト誤り訂正用のシンドロームをそれぞれ生成しこれらの値を用いて複数のバースト誤りを同時に検出する手段と、これらの誤り検出結果に従って複数ビッドのバースト誤りの訂正を同時に行う手段と、備えたことを特徴とする誤り訂正復号装置にある。
【００２７】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号装置において、ランダム誤り訂正用のシンドロームを生成してランダム誤りを検出する手段と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する手段と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値からバースト誤りを検出する手段と、前記ランダム誤りおよびバースト誤りの一方が検出された場合は、その検出された方の誤りに基づく誤り訂正を行い、両方の誤りが検出された場合は、予め定められた方の誤り訂正に基づく訂正を行う手段と、を備えたことを特徴とする誤り訂正復号装置にある。
【００２８】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号装置において、ランダム誤り訂正用のシンドロームを生成してランダム誤りを検出する手段と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する手段と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値からバースト誤りを検出する手段と、前記ランダム誤りおよびバースト誤りの一方が検出された場合は、その検出された方の誤りに基づく誤り訂正を行い、両方の誤りが検出された場合は、誤りビットの信頼度情報の低い方の誤り訂正に基づき訂正を行う手段と、を備えたことを特徴とする誤り訂正復号装置にある。
【００２９】
また、符号長ｎ、情報ビット数ｋでｂビットまでのバースト誤りの訂正ができる線形符号の誤り訂正復号装置において、ランダム誤り訂正用のシンドロームを生成して先頭ビットから順にランダム誤りを検出する手段と、このランダム誤り訂正用のシンドロームについて線形変換を行ってバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成する手段と、このバースト誤り訂正用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値に基づき先頭ビットから順に前記ランダム誤り検出と同じビットについてバースト誤りを検出する手段と、前記ランダム誤りおよびバースト誤りの先に誤り検出された方の誤り訂正に基づき訂正を行う手段と、を備えたことを特徴とする誤り訂正復号装置にある。
【００３０】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１による誤り訂正復号装置の構成を示すブロック図である。図において１は接続状態時に受信語である受信ビットを復号回路部分に入力し、切断状態時は０を出力するゲート回路、２および３はランダム誤り訂正のためのシンドロームを計算するためのＸＯＲ回路、４、５はランダム誤り訂正のためのシンドロームを記憶するためのシフトレジスタ、６はランダム誤りのシンドロームを記憶しているレジスタ４，５の値からバースト誤り用のシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値に変換するための線形変換手段である。
【００３１】
７は線形変換手段６の出力を記憶するためのシフトレジスタ、８はシフトレジスタ７の下位（ｎ−ｋ−ｂ）ビットの値について値が全て零であるかどうかを判定する零判定手段、９は復号回路に入力された受信ビットを記憶する記憶手段、１０は記憶手段９に記憶されている受信ビットを順次出力するゲート回路、１１は誤りパターンを出力するためのゲート回路、１２は誤りを訂正するためのＸＯＲ回路、１３はバースト誤りパターンを一時的に退避させて記憶する記憶手段である。なお図示されていないが、各ゲート回路には、ゲート制御信号がカウンタ（ソフトウェア等でも構成可能であり特に図示せず）のカウント値あるいは零判定手段の判定結果等に基づいて供給され、これに従って下記の制御が行われる（以下同様）。
【００３２】
次に、動作について説明する。まず、ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびシフトレジスタ４、５に入力される。記憶手段９では受信ビットを記憶する。シフトレジスタ４、５ではシフト演算が行われてランダム誤り訂正用のシンドロームが計算される。ｎビットの受信ビットが入力された時点にシフトレジスタ４、５に記憶されている値がランダム誤り訂正用のシンドロームになる。
【００３３】
ｎビットの情報ビットが入力された後に、ゲート回路１を切断して０を出力するようにして、１回ごとにシフトレジスタ４および５のシフト操作を行う。この時それぞれのステップごとに線形変換手段６においてランダム誤りのシンドロームについて変換を行う。このとき、線形変形手段６はランダム誤り訂正用のシンドロームからバースト誤りのシンドロームについて（ｎ−ｋ−ｂ）ビットシフトした値に変換する組み合わせ論理回路により構成されている。
【００３４】
線形変形手段６によって変換された値はシフトレジスタ７に記憶させる。シフトレジスタ７において下位（ｎ−ｋ−ｂ）ビットの値が全て０かどうかを零判定手段８において判定を行う。このとき、シフトされる回数によって２つの条件に分けられる。
【００３５】
シフト回数ｉがｂ回未満の時に零判定手段８において、シフトレジスタ７の下位（ｎ−ｋ−ｂ）ビットが全て０になった時は、誤りとしてはチェック部分最後の（ｂ−ｉ）ビットと受信ビットの先頭のｉビットに誤りがあることになる。この時カウンタ（ソフトウェア等でも構成可能であり特に図示せず）を（ｉ＋１）にセットをしてカウントアップをする。一方でシフトレジスタ７の上位ｂビットを先頭から順に出力し記憶手段１３に記憶させる。またゲート回路１１を切断して０を出力する。
【００３６】
カウンタの値がｂになった時にゲート回路１０、１１を接続し、記憶手段９の内容を上位ビットから順に出力するようにして、上位ｉビットの誤りをＸＯＲ回路１２において訂正する。また、チェックビットの最後の部分については記憶手段１３に記憶している内容を順に取り出して誤りの訂正を行う。
【００３７】
また、シフト回数ｉがｂ回未満のときに零判定手段８において、シフトレジスタ７の下位（ｎ−ｋ−ｂ）ビットが全て０にならなかった時は、シフト回数がｂになった時に、ゲート回路１０を接続し受信ビットを先頭から順に出力して、受信ビットの先頭のｉ＋１ビットについてＸＯＲ回路１２において誤り訂正を行ない出力する。
【００３８】
また、ゲート回路１０を接続してからのシフト回数がｎ回になっても一度も零判定手段８において下位の（ｎ−ｋ−ｂ）ビットが全て０にならなかったときはバースト誤り訂正できない誤りが生起したものとして、訂正不可能とする。
【００３９】
上記のような構成にすることにより、受信ビットの先頭ビットから順にバースト誤り訂正が行えるようになり、チェックビットまで誤り訂正を行う必要がある場合には、復号処理のステップ数を削減でき高速に復号できる効果がある。
【００４０】
実施の形態２．
図２はこの発明の実施の形態２による誤り訂正復号装置の構成を示すブロック図である。上記実施の形態と同一もしくは相当部分は同一符号で示す（以下同様）。図において１４−１から１４−ｂについてはバースト誤りのシンドロームを記憶しているレジスタに対して、それぞれ特定のｂビットの値が全て零であることを検出する零判定手段、１５は零判定手段１４−１から１４−ｂまでの中で、少なくとも１つの零判定手段において、検出対象となるビットの全てが０になったことが検出された場合には、下位からｂビット目の値を出力し、それ以外の場合は０を出力するゲート回路である。
【００４１】
次に、動作について説明する。まず、ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびシフトレジスタ４、５に入力される。記憶手段９では受信ビットを記憶する。シフトレジスタ４、５ではシフト演算が行われてランダム誤り訂正用のシンドロームが計算される。ｎビットの受信ビットが入力された時点にシフトレジスタ４，５に記憶されている値がランダム誤り訂正用のシンドロームになる。
【００４２】
ｎビットの情報ビットが入力された後に、ゲート回路１を切断して０を出力するようして１回ごとにシフトレジスタのシフト計算を行う。また、ゲート回路１０を接続し記憶手段９に記憶されている内容を１ビット毎に出力させる。このとき、それぞれのステップごとに線形変換手段６においてランダム誤りのシンドロームについて変換を行い、バースト誤りのシンドロームについて（ｎ−ｋ−ｂ）ビットシフトした値を生成しシフトレジスタ７に記憶させる。
【００４３】
次に、零判定手段１４−１においてはシフトレジスタ７において下位（ｎ−ｋ−ｂ）ビットの値が全て０であることの判定を行ない、零判定手段１４−２ではシフトレジスタ７において下位（ｎ−ｋ−ｂ−１）ビットと最上位１ビットの値が０であることの判定を行う零判定手段として、同様に１ビットずつずらして、零判定手段１４−ｂではシフトレジスタ７において下位（ｎ−ｋ−ｂ−（ｂ−１））ビットと上位（ｂ−１）ビットの値が０であることの判定を行う零判定手段として、該当するシフトレジスタの中身が全て０であることを判定する。
【００４４】
零判定手段１４−１から１４−ｂにおいて、少なくとも１つの零判定手段において、全て０であると判定されたときは、ゲート回路１５を接続して、上位ｂビット目に記憶されている値を誤りパターンとして、ＸＯＲ回路１２により訂正を行う。また、零判定手段１４−１から１４−ｂにおいて、検出対象となっているレジスタの中身が全て０になっていない場合については、ゲート回路１５を切断して０を出力して、記憶手段９に記憶されている受信ビットの内容をそのまま出力する。
【００４５】
上記実施の形態は、ランダム誤りのシンドロームからバースト誤りのシンドロームを（ｎ−ｋ−ｂ）回シフトしたものを線形変換手段により生成していたが、バースト誤りのシンドロームから（ｎ−ｋ−ｂ）回シフトしたものを線形変換手段により生成しても同様の誤り訂正装置が得られる。
【００４６】
上記のような構成にすることにより、受信ビットの先頭ビットから順にバースト誤り訂正が行えるようになり、先頭ビットとチェックビットの後ろに誤りが存在するような場合についても、誤りパターンを記憶するための記憶手段を用いることなく誤り訂正が行えて、高速に復号でき、回路規模を削減できる効果がある。
【００４７】
実施の形態３．
図３はこの発明の実施の形態３による誤り訂正復号装置の構成を示すブロック図である。図において１６はバースト誤りのシンドロームに対して、１回シフトした値を計算するためのシフト演算手段、１７はバースト誤りのパターンを検出して誤りパターンを出力するためのバースト誤り検出手段、１８はシリアル／パラレル変換手段、１９はパラレル／シリアル変換手段である。
【００４８】
次に、動作について説明する。以下の説明では例えば３ビットパラレルにして復号する場合について説明する。ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびシフトレジスタ４、５に入力される。記憶手段９では受信ビットを記憶する。シフトレジスタ４、５ではシフト演算が行われてランダム誤り訂正用のシンドロームが計算される。ｎビットの受信ビットが入力された時点にシフトレジスタ４，５に記憶されている値がランダム誤り訂正用のシンドロームになる。
【００４９】
ｎビットの情報ビットが入力された後に１回ごとにシフトレジスタ４、５のシフト計算を行う。シフトレジスタ４，５のシフト計算の部分では１回のシフトで、３ビット分のフィードバックおよびシフト操作を行う。この時それぞれのステップごとに線形変換手段６においてランダム誤りのシンドロームについて変換を行い、バースト誤りのシンドロームについて（ｎ−ｋ−ｂ）ビットシフトした値にする。また、シフト演算手段１６において１回シフトさせた値を計算させた値を生成する。また、シフト演算手段１６を２段に重ねることにより、２ビットシフトさせた値を生成する。
【００５０】
バースト誤り検出手段１７において、線形変換手段６において変換された値について、実施の形態２に述べた方法を用いて、ｂ種類の零判定手段によりバースト誤りが検出された時は、ゲート回路１５を接続して、上位ｂビット目の値を出力して、ＸＯＲ回路１２により訂正を行う。また、バースト誤り検出手段１７において検出対象となっているレジスタの中身が全て０になっていない場合については、ゲート回路１５を切断して０を出力させて、記憶手段９に記憶されている受信ビットの内容をそのまま出力する。
【００５１】
上記のような構成にすることにより、受信ビットの先頭ビットから順にバースト誤り訂正が行え、しかも複数ビット同時に誤り検出できるようになり、高速に復号できる効果がある。
【００５２】
実施の形態４．
図４はこの発明の実施の形態４による誤り訂正復号装置の構成を示すブロック図である。図において２０はランダム誤りのシンドロームを生成して、ランダム誤りを検出するランダム誤り検出手段、２１はランダム誤りパターンを記憶するための記憶手段、２２はランダム誤りが検出されたときにフラグを立てて記憶させるランダム誤り検出フラグ記憶手段である。
【００５３】
２３はランダム誤りのシンドロームから線形変換手段６によりバースト誤りのシンドロームを（ｎ−ｋ−ｂ）ビットシフトした値からバースト誤りを検出するバースト誤り検出手段、２４はバースト誤りパターンを記憶するための記憶手段、２５はランダム誤りが検出されたときにフラグを立てて記憶させるバースト誤り検出フラグ記憶手段、２６はランダム訂りパターンとバースト誤りパターンを選択するセレクタである。
【００５４】
次に、動作について説明する。まず、ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびランダム誤り検出手段２０に入力される。記憶手段９では受信ビットを記憶する。ランダム誤り検出手段２０ではランダム誤り訂正用のシンドロームが計算されて、その値からランダム誤り訂正のための誤り位置多項式の係数が計算される。誤り位置多項式の係数から、先頭ビットから順にチェックを行い誤りパターンを生成し記憶手段２１にランダム誤りパターンを記憶させる。また、ランダム誤りが検出されたときはランダム誤り検出フラグ記憶手段２２においてフラグを立てる。ランダム誤りが検出されずに訂正不可能な場合にはランダム誤り検出フラグ記憶手段２２においてフラグを立てないようにする。
【００５５】
ランダム誤り検出手段２０において計算された、ランダム誤りのシンドロームについては線形変換手段６によってバースト誤り訂正用のシンドロームについて（ｎ−ｋ−ｂ）回シフトしたものが生成され、バースト誤り検出手段２３に入力される。バースト誤り検出手段２３では、実施の形態２で述べた方法に従って、先頭ビットから順にバースト誤りパターンが生成され記憶手段２４にバースト誤りパターンを記憶させる。また、バースト誤りが検出された時はバースト誤り検出フラグ記憶手段２５においてフラグを立てる。バースト誤りが検出されずに訂正不可能な場合にはバースト誤り検出フラグ記憶手段２５においてフラグを立てないようにする。
【００５６】
ｎビット全てのビットに対してランダム誤りとバースト誤りの誤りパターンが生成されると、ゲート回路１０および１１を接続して、記憶手段９に記憶されている受信ビットと記憶手段２１，２４に記憶されている誤りパターンが読み出されて、ＸＯＲ回路１２によって誤り訂正を行われる。
【００５７】
このとき、ランダム誤り検出フラグ記憶手段２２およびバースト誤り検出フラグ記憶手段２５の一方のフラグが立っている時はセレクタ２６において、フラグが立っている方の誤りパターンを出力させる。また、両方のフラグが立っている時は、セレクタ２６において、予め定められている方の誤りパターンを出力させる。さらに両方のフラグが立っていない時は、セレクタ２６において０を出力して受信ビットをそのまま出力して誤り検出に止める。
【００５８】
上記のような構成にすることにより、ランダム誤りとバースト誤りが同時に実行でき、それぞれの誤り検出状況に応じて復号の方式を変えることができるために、復号性能の向上を図る効果がある。
【００５９】
実施の形態５．
図５はこの発明の実施の形態５による誤り訂正復号装置の構成を示すブロック図である。図において、２７はランダム誤り検出手段２０で検出された誤りビットの信頼度情報の総和を計算し記憶するランダム誤りビット信頼度情報計算手段、２８はバースト誤り検出手段２３で検出されたの誤りビットの信頼度情報の総和を計算し記憶するバースト誤りビット信頼度情報計算手段である。
【００６０】
次に、動作について説明する。まず、ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびランダム誤り検出手段２０に入力される。記憶手段９では受信ビットを記憶する。ランダム誤り検出手段２０ではランダム誤り訂正用のシンドロームが計算されて、その値からランダム誤り訂正のための誤り位置多項式の係数が計算される。誤り位置多項式の係数から、先頭ビットから順にチェックを行い誤りパターンを生成し記憶手段２１にランダム誤りパターンを記憶させる。また、ランダム誤りが検出された時はランダム誤りビット信頼度情報計算手段２７において、誤りのあるビットの信頼度情報について加算を行った結果を記憶させる。
【００６１】
ランダム誤り検出手段２０において計算された、ランダム誤りのシンドロームについては線形変換手段６によってバースト誤り訂正用のシンドロームについて（ｎ−ｋ−ｂ）回シフトしたものが生成され、バースト誤り検出手段２３に入力される。バースト誤り検出手段２３では、実施の形態２で述べた方法に従って、先頭ビットから順にバースト誤りパターンが生成され記憶手段２４にバースト誤りパターンを記憶させる。また、バースト誤りが検出された時はバースト誤りビット信頼度情報計算手段２８において、誤りのあるビットの信頼度情報について加算を行った結果を記憶させる。
【００６２】
ｎビット全てのビットに対してランダム誤りとバースト誤りの誤りパターンが生成されると、ゲート回路１０および１１を接続して、記憶手段９に記憶されている受信ビットと記憶手段２１，２４に記憶されている誤りパターンが読み出されて、ＸＯＲ回路１２によって誤り訂正を行われる。
【００６３】
このとき、ランダム誤りあるいはバースト誤りの一方が検出されている場合はセレクタ２６において、誤り検出されている方の誤りパターンを出力させる。また、ランダム誤りおよびバースト誤りの両方が検出されている場合は、セレクタ２６において、予め定められている方の誤りパターンを出力させる。ランダム誤りとバースト誤りの両方が検出された時は、セレクタ２６において、ランダム誤りビット信頼度情報計算手段２７とバースト誤りビット信頼度情報計算手段２８に記憶されている値のうち、小さい方の誤りパターンを出力させる。またランダムとバースト誤りの両方の検出ができなかった時は、セレクタ２６において０を出力して受信ビットをそのまま出力して誤り検出に止める。
【００６４】
上記のような構成にすることにより、ランダム誤りとバースト誤りが同時に実行でき、復号結果として信頼度の高い方式を選択できるために、復号性能の向上を図る効果がある。
【００６５】
実施の形態６．
図６はこの発明の実施の形態６による誤り訂正復号装置の構成を示すブロック図である。図において２９はランダム誤りとバースト誤りの誤り検出信号について、最初に検出された方をセレクタ２６の選択信号として出力する選択信号生成手段である。
【００６６】
次に、動作について説明する。まず、ｎビットの受信ビット系列がゲート回路１を通過して、記憶手段９およびランダム誤り検出手段２０に入力される。記憶手段９では受信ビットを記憶する。ランダム誤り検出手段２０ではランダム誤り訂正用のシンドロームが計算されて、その値からランダム誤り訂正のための誤り位置多項式の係数が計算される。誤り位置多項式の係数から、先頭ビットから順にチェックを行い誤りパターンを順に出力させる。また、ランダム誤りが検出された時は誤りパターンが出力されるのと同じタイミングで検出信号を出力させる。
【００６７】
ランダム誤り検出手段２０において計算されたランダム誤りのシンドロームについては線形変換手段６によってバースト誤り訂正用のシンドロームについて（ｎ−ｋ−ｂ）回シフトしたものが生成され、バースト誤り検出手段２３に入力される。バースト誤り検出手段２３では、実施の形態２で述べた方法に従って、先頭ビットから順にバースト誤りパターンが生成され順に出力される。また、バースト誤りが検出されたときは誤りパターンが出力されるのと同じタイミングで検出信号を出力させる。
【００６８】
ｎビットの受信ビットが全て入力されると、ゲート回路１０および１１を接続して、記憶手段９に記憶されている受信ビットが読み出される。また、出力されるランダム誤りパターンあるいはバースト誤りパターンと、ＸＯＲ回路１２によって誤り訂正が行われる。
【００６９】
このとき、選択信号生成手段２９において、ランダム誤りがバースト誤りよりも先に検出された時はランダム誤りパターンを出力させる選択信号を生成し、バースト誤りがランダム誤りよりも先に検出された時はバースト誤りパターンを出力させる選択信号を生成し、セレクタ２６において誤りパターンの選択を行う。また、同時に検出された場合は、予め定められた方式を選択するようにする。
【００７０】
上記のような構成にすることにより、ランダム誤り訂正とバースト誤り訂正について最初に誤り検出されたほうを選択するために、高速に復号できる効果がある。
【００７１】
【発明の効果】
以上のようにこの発明によれば、ランダム誤りのシンドロームを線形変換することによりバースト誤り訂正を行うためのシンドロームを（ｎ−ｋ−ｂ）ビットあらかじめシフトした値を生成するようにしたので、受信ビットの先頭ビットから順にバースト誤り訂正が行えるようになり、チェックビットまで誤り訂正を行う必要がある場合には、復号処理のステップ数を削減でき高速に復号できる。
【００７２】
また、バースト誤りのシンドロームから（ｎ−ｋ−ｂ）ビットシフトした値を生成し、バースト誤りのチェックとしてｂ種類の誤り検査を行い、このうち１種類でも条件を満たしているときに誤りを検出するようにしたので、受信ビットの先頭ビットから順にバースト誤り訂正が行えるようになり、先頭ビットとチェックビットの後ろに誤りが存在するような場合についても、誤りパターンを記憶するための記憶手段を用いることなく誤り訂正が行えて、高速に復号でき、かつ回路規模を削減できる。
【００７３】
また、複数ビットシフトした値を組み合わせ回路により得て、複数ビットの誤りパターンを検出するようにしたので、受信ビットの先頭ビットから順にバースト誤り訂正が行え、しかも複数ビットを同時に誤り検出できるようになり、高速に復号できる。
【００７４】
また、ランダム誤りとバースト誤りの双方で誤り検出を行い、一方で誤り検出された場合は誤り検出された方法で復号を行い、両方で誤り検出された場合はあらかじめ定められた方法で復号を行うようにしたので、ランダム誤りとバースト誤りが同時に実行でき、それぞれの誤り検出状況に応じて復号の方式を変えることができるために、復号性能の向上を図ることができる。
【００７５】
また、ランダム誤りとバースト誤りの双方で誤り検出を行い、一方で誤り検出された場合は誤り検出された方法で復号を行い、両方で誤り検出された場合は誤りビットの信頼度の低い方の方法で復号を行うようにしたので、ランダム誤りとバースト誤りが同時に実行でき、復号結果として信頼度の高い方式を選択できるために、復号性能の向上を図ることができる。
【００７６】
また、ランダム誤りとバースト誤りの双方で誤り検出を行い、先に誤り検出された方法で復号を行うようにしたので、ランダム誤り訂正とバースト誤り訂正について最初に誤り検出された方を選択するために、高速に復号できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による誤り訂正復号装置の構成を示すブロック図である。
【図２】この発明の実施の形態２による誤り訂正復号装置の構成を示すブロック図である。
【図３】この発明の実施の形態３による誤り訂正復号装置の構成を示すブロック図である。
【図４】この発明の実施の形態４による誤り訂正復号装置の構成を示すブロック図である。
【図５】この発明の実施の形態５による誤り訂正復号装置の構成を示すブロック図である。
【図６】この発明の実施の形態６による誤り訂正復号装置の構成を示すブロック図である。
【図７】従来のバースト誤り訂正を行うための誤り訂正復号装置の構成を示すブロック図である。
【符号の説明】
１，１０，１１，１５ゲート回路、２，３，１２ＸＯＲ回路、４，５，７シフトレジスタ、６線形変換手段、７シフトレジスタ、８，１４−１〜１４−ｂ零判定手段、９，１３，２１，２４記憶手段、１６シフト演算手段、１７バースト誤り検出手段、１８シリアル／パラレル変換手段、１９パラレル／シリアル変換手段、２０ランダム誤り検出手段、２２ランダム誤り検出フラグ記憶手段、２３バースト誤り検出手段、２５バースト誤り検出フラグ記憶手段、２６セレクタ、２７ランダム誤りビット信頼度情報計算手段、２８バースト誤りビット信頼度情報計算手段、２９選択信号生成手段。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an error correction code used in the communication field and the recording field, and more particularly to an error correction decoding method and apparatus for a linear code.
[0002]
[Prior art]
FIG. 7 is a block diagram showing a configuration of a conventional error correction decoding device for performing burst error correction described in the document "Error Control Coding: Fundamentals and Applications (Error Control Code Basics and Its Application)". In the following description, the code length n, the number of information bits k, and the correctable burst length b are described below.
[0003]
In the figure, 101 is a gate circuit that gates a bit input of a received word to be received, 102 is an XOR circuit for taking an exclusive OR, 103 is a linear shift register determined by a generator polynomial, 104 is a gate circuit, and 105 is (n -K) Zero determining means for determining whether or not all lower-order (nkb) bits of the linear shift register 103 are 0 is a gate circuit.
[0004]
Reference numeral 107 denotes storage means for holding the input received bits, reference numeral 108 denotes a gate circuit for outputting the received word stored in the storage means 107, and reference numeral 109 denotes an XOR circuit for correcting a detected error. Although not shown, each of the gate circuits 101, 104, 106, and 108 has a gate control signal, such as a count value of a counter (which can also be configured by software or the like and is not particularly shown) or a determination result of the zero determination unit 105. , And the following control is performed according to this.
[0005]
Next, the operation will be described with reference to FIG. First, an n-bit received bit sequence passes through the gate circuit 101 and is input to the storage means 107 and the (nk) -stage shift register 103. At this time, the gate circuit 104 is connected, and a feedback process according to the generator polynomial is performed. The content of the shift register when n received bits are input is called a burst error syndrome.
[0006]
The gate circuit 101 is controlled so that the connection is cut off and n is output after n received bits are input. The shift operation of the shift register 103 is repeatedly performed with the gate circuit 104 connected as it is. If the register values of the lower (nkb) bits of the shift register 103 are all 0 during this shift operation, the value stored in the register of the upper b bits of the shift register 103 is burst. This results in an error pattern. At this time, the condition is divided into three conditions according to the number of shifts after the syndrome of the burst error is generated.
[0007]
When the number of shifts is equal to or less than (n−k−b) times, when the lower (n−k−b) bits of the shift register 103 are all set to 0 by the zero determination means 105, a burst error is included in the check bit portion. Since the detection has been made, the gate circuit 108 is connected, the gate circuit 106 outputs 0, and the content of the information bit portion of the received bit stored in the storage means 107 is output as it is.
[0008]
For the burst error correction syndrome stored in the shift register 103, when the number of shifts is (n−k−b + i) (i is 1 or more and b−1 or less), the zero determination unit 105 determines the lower order of the shift register 103 ( When all the (nkb) bits become 0, the error is that the last (bi) bit of the check portion and the first i bit of the received bit have errors. At this time, the counter is set to (nkb + i + 1) to count up. Also, the gate circuit 104 is controlled to output 0, and the contents of the shift register 103 are output in order from the upper bits.
[0009]
Next, when the value of the counter becomes (nk), the gate circuit 106 and the gate circuit 108 are connected to control the reception bits to be output in order from the top, and the XOR circuit is applied to the first i bits of the reception bits. At 109, error correction is performed and output.
[0010]
As a result of shifting the burst error correcting syndrome stored in the shift register 103 by (nk) times, the lower-order (nkb) bits of the shift register 103 are all set to 0 by the zero determination means 105 once. If this does not occur, the gate circuit 108 is connected to output the received bits sequentially from the top, and at the same time, the shift operation of the shift register 103 is continued while the gate circuit 104 is still connected.
[0011]
When the number of shifts since the connection of the gate circuit 108 is i (i is 1 or more and k or less), all the lower (nkb) bits of the shift register 103 are set to 0 by the zero determination means 105. At times, it is detected that a burst error of the pattern stored in the upper b bits of the shift register 103 has occurred from the first ith bit to the (i + b-1) th bit of the received bit.
[0012]
Then, the gate circuit 106 is connected, the connection of the gate circuit 104 is disconnected, and 0 is output. The content stored in the upper b bits of the shift register 103 is input to the XOR circuit 109 and A bit correction operation is performed, and thereafter, the gate circuit 106 is controlled so as to output 0, and for the remaining received bits, the contents stored in the storage means 107 are output as they are, and a burst error error is output. Is corrected.
[0013]
Also, even if the number of shifts after the gate control of the gate circuit 108 becomes k, if the lower (nkb) bits are not all zero in the zero determination means 105, a burst error occurs. It is assumed that an uncorrectable error has occurred, and is determined to be uncorrectable.
[0014]
[Problems to be solved by the invention]
In the conventional burst error correction decoding apparatus of this type, in the first operation, an error in the check bit portion is detected, and the burst error of the first bit can be corrected only after shifting (nk) times. There is a problem that the number of required steps is increased.
[0015]
When the result of the error correction of the check bit is required, the error detection of the check bit is performed first, and then the error of the information bit is detected. Has to be stored, and the operation control of the decoding device becomes complicated in calculating the correction timing.
[0016]
Further, when it is necessary to correct a random error other than a burst error, it is necessary to provide a random error correction circuit in addition to the above-mentioned burst error correction circuit, and there has been a problem that the circuit scale becomes large.
[0017]
The present invention has been made in order to solve the above-mentioned problem, and enables detection of a burst error in order from the first bit of a received bit, and also enables burst error correction using a syndrome for random error correction. An object of the present invention is to provide an error correction decoding method and apparatus as described above.
[0018]
[Means for Solving the Problems]
In view of the above object, the present invention provides a linear code error correction decoding method capable of correcting a burst error of up to b bits with a code length n and the number of information bits k, a step of generating a syndrome for random error correction, Performing a linear conversion on the random error correction syndrome to generate a value shifted by (nkb) bits from the burst error correction syndrome; and performing a burst error using the value generated by the linear conversion. And an error correction decoding method characterized by comprising:
[0019]
The method further comprises the step of performing an error determination on the value shifted by (n−k−b) bits from the burst error correction syndrome into b sets. 2. The error correction decoding method according to claim 1, wherein a burst error is corrected by using a value of a corresponding bit as an error pattern when satisfied.
[0020]
In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a step of generating a syndrome for random error correction; Linear conversion is performed to generate burst error correction syndromes that are sequentially shifted one bit at a time from a value obtained by shifting (n−k−b) bits from the burst error correction syndrome, and a plurality of burst errors are generated using these values. At the same time, and simultaneously correcting burst errors of a plurality of bits in accordance with the error detection results.
[0021]
Further, in an error correction decoding method of a linear code capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a step of generating a syndrome for random error correction and detecting a random error; A step of performing a linear transformation on the syndrome for error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction, and a step of (nkb) from the syndrome for burst error correction A step of detecting a burst error from the bit-shifted value, and, when one of the random error and the burst error is detected, correcting the error by the detected error correction method, and detecting both errors. Correcting the error using a predetermined error correction method. A.
[0022]
Further, in an error correction decoding method of a linear code capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a step of generating a syndrome for random error correction and detecting a random error; A step of performing a linear transformation on the syndrome for error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction, and a step of (nkb) from the syndrome for burst error correction A step of detecting a burst error from the bit-shifted value, and if one of the random error and the burst error is detected, perform error correction using the detected error correction method, and both errors are detected. Correcting the error with the lower error correction method of the reliability information of the error bit. There is a positive decoding method.
[0023]
In a linear code error correction decoding method capable of correcting a burst error of up to b bits with a code length n and the number of information bits k, a step of generating a syndrome for random error correction and detecting a random error in order from the first bit Generating a value shifted by (n−k−b) bits from the burst error correction syndrome by performing linear conversion on the random error correction syndrome, and (n−k−b) from the burst error correction syndrome. kb) detecting a burst error for the same bit as the random error detection in order from the first bit based on the bit-shifted value; and performing error correction by an error correction method in which the random error and the burst error are detected earlier. Performing an error correction decoding method.
[0024]
Further, in a linear code error correction decoding device capable of correcting a burst error of up to b bits with a code length n and the number of information bits k, means for generating a syndrome for random error correction, Means for performing a linear conversion to generate a value shifted by (n-kb) bits from the syndrome for burst error correction, and means for correcting a burst error using the value generated by the linear conversion. An error correction decoding device characterized in that:
[0025]
In addition, a means for performing error determination by dividing the value into (n−k−b) bits from the burst error correction syndrome into b sets is provided. 8. The error correction decoding apparatus according to claim 7, wherein when the condition is satisfied, a burst error is corrected using a value of a corresponding bit as an error pattern.
[0026]
Further, in a linear code error correction decoding device capable of correcting a burst error of up to b bits with a code length n and the number of information bits k, means for generating a syndrome for random error correction, Linear conversion is performed to generate burst error correction syndromes that are sequentially shifted one bit at a time from a value obtained by shifting (n−k−b) bits from the burst error correction syndrome, and a plurality of burst errors are generated using these values. And a means for simultaneously correcting burst errors of a plurality of bits in accordance with the error detection results.
[0027]
In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a means for generating a syndrome for random error correction and detecting a random error, Means for performing linear conversion on the syndrome for error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction, and (nkb) from the burst error correction syndrome Means for detecting a burst error from the bit-shifted value, and when one of the random error and the burst error is detected, performs error correction based on the detected error, and when both errors are detected. And a means for performing correction based on a predetermined error correction.
[0028]
In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a means for generating a syndrome for random error correction and detecting a random error, Means for performing linear conversion on the syndrome for error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction, and (nkb) from the burst error correction syndrome Means for detecting a burst error from the bit-shifted value, and when one of the random error and the burst error is detected, performs error correction based on the detected error, and when both errors are detected. Means for performing correction based on error correction of lower reliability information of error bits. In the No. equipment.
[0029]
In a linear code error correction decoding apparatus capable of correcting a burst error up to b bits with a code length n and the number of information bits k, a means for generating a syndrome for random error correction and detecting a random error in order from the first bit Means for performing linear conversion on the syndrome for random error correction to generate a value shifted by (n−k−b) bits from the syndrome for burst error correction; kb) means for detecting a burst error for the same bit as the random error detection in order from the first bit based on the bit-shifted value, and correcting the random error and the burst error based on the error correction of the earlier detected error And an error correction decoding device.
[0030]
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 1 of the present invention. In the figure, reference numeral 1 denotes a gate circuit for inputting a received bit, which is a received word, to a decoding circuit portion in a connected state, and outputs a 0 in a disconnected state. Reference numerals 2 and 3 denote XOR circuits for calculating a syndrome for random error correction. Reference numerals 4, 5 and 5 denote shift registers for storing syndromes for random error correction, and reference numeral 6 denotes a value for the registers 4 and 5 for storing syndromes for random error from the value for the error for burst error (nkb). ) Linear conversion means for converting to a bit-shifted value.
[0031]
7 is a shift register for storing the output of the linear conversion means 6, 8 is zero determination means for determining whether or not all the values of the lower (nkb) bits of the shift register 7 are zero; 9 Is a storage means for storing the received bits input to the decoding circuit, 10 is a gate circuit for sequentially outputting the received bits stored in the storage means 9, 11 is a gate circuit for outputting an error pattern, and 12 is an error circuit. An XOR circuit 13 for correction is storage means for temporarily saving and storing the burst error pattern. Although not shown, a gate control signal is supplied to each gate circuit based on a count value of a counter (which can also be configured by software or the like and is not particularly shown) or a determination result of a zero determination unit, and the like. The following control is performed (the same applies hereinafter).
[0032]
Next, the operation will be described. First, an n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the shift registers 4 and 5. The storage means 9 stores the received bits. The shift registers 4 and 5 perform a shift operation to calculate a syndrome for random error correction. The values stored in the shift registers 4 and 5 at the time when the n received bits are input become a syndrome for random error correction.
[0033]
After the n information bits are input, the gate circuit 1 is disconnected to output 0, and the shift operation of the shift registers 4 and 5 is performed each time. At this time, the linear conversion means 6 converts the syndrome of the random error for each step. At this time, the linear transformation means 6 is constituted by a combinational logic circuit which converts the syndrome for random error correction into a value shifted by (nkb) bits for the syndrome of burst error.
[0034]
The value converted by the linear transformation means 6 is stored in the shift register 7. In the shift register 7, the zero determination means 8 determines whether or not the values of the lower (nkb) bits are all zero. At this time, there are two conditions depending on the number of shifts.
[0035]
When all the lower (nkb) bits of the shift register 7 become 0 in the zero determination means 8 when the number of shifts i is less than b, an error is detected as the last (bi) bit of the check part. And the first i bit of the received bit has an error. At this time, a counter (which can be constituted by software or the like and is not particularly shown) is set to (i + 1) to count up. On the other hand, the upper b bits of the shift register 7 are sequentially output from the head and stored in the storage means 13. Further, the gate circuit 11 is disconnected to output 0.
[0036]
When the value of the counter becomes "b", the gate circuits 10 and 11 are connected, and the contents of the storage means 9 are output in order from the upper bit. For the last part of the check bit, the contents stored in the storage means 13 are sequentially extracted to correct the error.
[0037]
When the number of shifts i is less than b and the lower-order (nkb) bits of the shift register 7 are not all 0 in the zero determination means 8, when the number of shifts becomes b, The gate circuit 10 is connected, and the received bits are output in order from the top, and the XOR circuit 12 performs error correction on the first (i + 1) bits of the received bits and outputs the result.
[0038]
Even if the number of shifts after connecting the gate circuit 10 becomes n, if the lower (nkb) bits are not all zero in the zero determination means 8 once, the burst error cannot be corrected. It is assumed that an error has occurred and cannot be corrected.
[0039]
With the configuration described above, burst error correction can be performed in order from the first bit of the received bit, and when it is necessary to perform error correction up to the check bit, the number of decoding process steps can be reduced and high speed can be achieved. There is an effect that can be decrypted.
[0040]
Embodiment 2 FIG.
FIG. 2 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 2 of the present invention. The same or corresponding parts as those in the above embodiment are denoted by the same reference numerals (the same applies hereinafter). In the figure, with respect to registers 14-1 to 14-b, zero determination means for detecting that all the values of the specific b bits are all zero for a register storing the syndrome of the burst error, and 15 is a zero determination means If at least one of the zero determination means from 14-1 to 14-b detects that all bits to be detected have become 0, the value of the b-th bit from the lower order is output. Otherwise, the gate circuit outputs 0.
[0041]
Next, the operation will be described. First, an n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the shift registers 4 and 5. The storage means 9 stores the received bits. The shift registers 4 and 5 perform a shift operation to calculate a syndrome for random error correction. The value stored in the shift registers 4 and 5 at the time when the n received bits are input becomes a syndrome for random error correction.
[0042]
After the n information bits have been input, the gate circuit 1 is cut off to output 0, and the shift calculation of the shift register is performed each time. The gate circuit 10 is connected to output the contents stored in the storage means 9 for each bit. At this time, for each step, the linear conversion means 6 converts the syndrome of the random error, generates a value shifted by (n−k−b) bits for the syndrome of the burst error, and stores the value in the shift register 7.
[0043]
Next, the zero determining means 14-1 determines that the values of the lower (nkb) bits are all 0 in the shift register 7, and the zero determining means 14-2 determines the lower ( As zero determination means for determining that the value of the (nkb-1) bit and the most significant bit is 0, the bit is similarly shifted one bit at a time. As zero determination means for determining that the values of (nkb- (b-1)) bits and the upper (b-1) bits are 0, the contents of the corresponding shift register are all 0 Is determined.
[0044]
In the zero determination means 14-1 to 14-b, when at least one of the zero determination means determines that all the bits are 0, the gate circuit 15 is connected and the value stored in the upper b bits is changed. The XOR circuit 12 corrects the error pattern. If the contents of the registers to be detected are not all 0 in the zero determination means 14-1 to 14-b, the gate circuit 15 is disconnected to output 0, and the storage means 9 And outputs the contents of the received bit stored as is.
[0045]
In the above-described embodiment, the burst error syndrome shifted from the random error syndrome by (n−k−b) times is generated by the linear conversion means, but the burst error syndrome is generated by (n−k−b) from the burst error syndrome. A similar error correction device can be obtained even if the shifted data is generated by linear conversion means.
[0046]
With the above configuration, burst error correction can be performed in order from the first bit of the received bit, and even if an error exists after the first bit and the check bit, an error pattern is stored. Thus, error correction can be performed without using the storage means, decoding can be performed at high speed, and the circuit size can be reduced.
[0047]
Embodiment 3 FIG.
FIG. 3 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 3 of the present invention. In the figure, reference numeral 16 denotes a shift operation means for calculating a value shifted once for a burst error syndrome, 17 denotes a burst error detection means for detecting a burst error pattern and outputting an error pattern, and 18 denotes a burst error detection means. The serial / parallel converter 19 is a parallel / serial converter.
[0048]
Next, the operation will be described. In the following description, for example, a case where decoding is performed in 3-bit parallel will be described. An n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the shift registers 4 and 5. The storage means 9 stores the received bits. The shift registers 4 and 5 perform a shift operation to calculate a syndrome for random error correction. The value stored in the shift registers 4 and 5 at the time when the n received bits are input becomes a syndrome for random error correction.
[0049]
After the n information bits are input, the shift calculation of the shift registers 4 and 5 is performed each time. In the shift calculation of the shift registers 4 and 5, three bits of feedback and shift operation are performed by one shift. At this time, for each step, the linear conversion means 6 converts the syndrome of the random error, and converts the syndrome of the burst error to a value shifted by (nkb) bits. Further, a value obtained by calculating a value shifted once by the shift operation means 16 is generated. Further, by shifting the shift operation means 16 in two stages, a value shifted by 2 bits is generated.
[0050]
When the burst error detecting means 17 detects a burst error using the method described in the second embodiment with respect to the value converted by the linear converting means 6, when the burst error is detected by the b kinds of zero determining means, the gate circuit 15 is turned off. The XOR circuit 12 outputs the value of the upper b bit and performs correction. If the contents of the register to be detected by the burst error detecting means 17 are not all 0, the gate circuit 15 is disconnected to output 0, and the reception stored in the storage means 9 is performed. Output the bit contents as they are.
[0051]
With the above-described configuration, burst error correction can be performed sequentially from the first bit of the received bits, and error detection can be performed simultaneously for a plurality of bits, thereby providing an effect of high-speed decoding.
[0052]
Embodiment 4 FIG.
FIG. 4 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 4 of the present invention. In the figure, 20 is a random error detecting means for generating a random error syndrome and detecting a random error, 21 is a storing means for storing a random error pattern, and 22 is a flag for setting a flag when a random error is detected. Random error detection flag storage means for storing.
[0053]
Reference numeral 23 denotes a burst error detecting unit for detecting a burst error from a value obtained by shifting the burst error syndrome by (n−k−b) bits by the linear conversion unit 6 from the random error syndrome, and 24 denotes a storage for storing a burst error pattern. Means 25 is a burst error detection flag storage means for setting and storing a flag when a random error is detected, and 26 is a selector for selecting a random correction pattern and a burst error pattern.
[0054]
Next, the operation will be described. First, an n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the random error detection means 20. The storage means 9 stores the received bits. The random error detecting means 20 calculates a syndrome for random error correction, and calculates a coefficient of an error locator polynomial for random error correction from the calculated value. From the coefficients of the error locator polynomial, checking is performed in order from the first bit to generate an error pattern, and the storage means 21 stores the random error pattern. When a random error is detected, a flag is set in the random error detection flag storage unit 22. If a random error cannot be detected and cannot be corrected, no flag is set in the random error detection flag storage unit 22.
[0055]
The random error syndrome calculated by the random error detection means 20 is generated by shifting the burst error correction syndrome (n−k−b) times by the linear conversion means 6 and input to the burst error detection means 23. Is done. According to the method described in the second embodiment, the burst error detection means 23 generates a burst error pattern in order from the first bit, and stores the burst error pattern in the storage means 24. When a burst error is detected, a flag is set in the burst error detection flag storage means 25. If a burst error cannot be detected and cannot be corrected, no flag is set in the burst error detection flag storage means 25.
[0056]
When an error pattern of a random error and a burst error is generated for all n bits, the gate circuits 10 and 11 are connected, and the received bits stored in the storage unit 9 and the storage units 21 and 24 are stored. The read error pattern is read out, and the XOR circuit 12 corrects the error.
[0057]
At this time, when one of the flags of the random error detection flag storage means 22 and the burst error detection flag storage means 25 is set, the selector 26 outputs the error pattern of the set flag. When both flags are on, the selector 26 outputs the predetermined error pattern. Further, when both flags are not set, the selector 26 outputs 0 and outputs the received bit as it is to stop error detection.
[0058]
With the above configuration, a random error and a burst error can be executed at the same time, and the decoding method can be changed according to the respective error detection situations, so that there is an effect of improving decoding performance.
[0059]
Embodiment 5 FIG.
FIG. 5 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 5 of the present invention. In the figure, 27 is a random error bit reliability information calculating means for calculating and storing the sum of the reliability information of the error bits detected by the random error detecting means 20, and 28 is an error bit detected by the burst error detecting means 23. Is a burst error bit reliability information calculating means for calculating and storing the sum of the reliability information of.
[0060]
Next, the operation will be described. First, an n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the random error detection means 20. The storage means 9 stores the received bits. The random error detecting means 20 calculates a syndrome for random error correction, and calculates a coefficient of an error locator polynomial for random error correction from the calculated value. From the coefficients of the error locator polynomial, checking is performed in order from the first bit to generate an error pattern, and the storage means 21 stores the random error pattern. Further, when a random error is detected, the random error bit reliability information calculation means 27 stores the result of adding the reliability information of the erroneous bit.
[0061]
The random error syndrome calculated by the random error detection means 20 is generated by shifting the burst error correction syndrome (n−k−b) times by the linear conversion means 6 and input to the burst error detection means 23. Is done. According to the method described in the second embodiment, the burst error detection means 23 generates a burst error pattern in order from the first bit, and stores the burst error pattern in the storage means 24. When a burst error is detected, the burst error bit reliability information calculating means 28 stores the result of adding the reliability information of the erroneous bit.
[0062]
When an error pattern of a random error and a burst error is generated for all n bits, the gate circuits 10 and 11 are connected, and the received bits stored in the storage unit 9 and the storage units 21 and 24 are stored. The read error pattern is read out, and the XOR circuit 12 corrects the error.
[0063]
At this time, if either a random error or a burst error is detected, the selector 26 outputs the error pattern in which the error is detected. If both a random error and a burst error are detected, the selector 26 outputs the predetermined error pattern. When both the random error and the burst error are detected, the selector 26 selects the smaller one of the values stored in the random error bit reliability information calculating means 27 and the burst error bit reliability information calculating means 28. Output the pattern. If both random and burst errors cannot be detected, the selector 26 outputs 0 and outputs the received bits as they are to stop error detection.
[0064]
With the above configuration, a random error and a burst error can be executed at the same time, and a method with high reliability can be selected as a decoding result, so that there is an effect of improving decoding performance.
[0065]
Embodiment 6 FIG.
FIG. 6 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 6 of the present invention. In the figure, reference numeral 29 denotes a selection signal generating means for outputting, as a selection signal of the selector 26, one of the error detection signals of the random error and the burst error which is detected first.
[0066]
Next, the operation will be described. First, an n-bit received bit sequence passes through the gate circuit 1 and is input to the storage means 9 and the random error detection means 20. The storage means 9 stores the received bits. The random error detecting means 20 calculates a syndrome for random error correction, and calculates a coefficient of an error locator polynomial for random error correction from the calculated value. From the coefficients of the error locator polynomial, checking is performed in order from the first bit, and error patterns are sequentially output. When a random error is detected, a detection signal is output at the same timing as when an error pattern is output.
[0067]
With respect to the syndrome of the random error calculated by the random error detecting means 20, the one obtained by shifting the syndrome for burst error correction by (nkb) times by the linear converting means 6 is generated and input to the burst error detecting means 23. You. According to the method described in the second embodiment, the burst error detecting means 23 generates burst error patterns in order from the first bit and outputs them in order. When a burst error is detected, a detection signal is output at the same timing as when an error pattern is output.
[0068]
When all of the n received bits are input, the gate circuits 10 and 11 are connected, and the received bits stored in the storage means 9 are read. The error correction is performed by the XOR circuit 12 and the output random error pattern or burst error pattern.
[0069]
At this time, the selection signal generating means 29 generates a selection signal for outputting a random error pattern when a random error is detected before the burst error, and generates a selection signal for outputting a random error pattern when the burst error is detected before the random error. A selection signal for outputting a burst error pattern is generated, and the selector 26 selects an error pattern. In addition, when they are detected at the same time, a predetermined method is selected.
[0070]
With the above-described configuration, there is an effect that decoding can be performed at high speed because the first error detected for random error correction and burst error correction is selected.
[0071]
【The invention's effect】
As described above, according to the present invention, a syndrome in which a random error syndrome is linearly transformed to perform a burst error correction is generated with a value shifted in advance by (nkb) bits. Burst error correction can be performed in order from the first bit of the bit, and when it is necessary to perform error correction up to the check bit, the number of decoding process steps can be reduced and decoding can be performed at high speed.
[0072]
Further, a value shifted by (n−k−b) bits is generated from the syndrome of the burst error, and b types of error checks are performed as a check of the burst error, and an error is detected when at least one of the conditions satisfies the condition. , Burst error correction can be performed in order from the first bit of the received bit, and even when an error exists after the first bit and the check bit, a storage means for storing an error pattern is provided. Error correction can be performed without using, decoding can be performed at high speed, and the circuit scale can be reduced.
[0073]
Also, since a value obtained by shifting a plurality of bits by a combination circuit is used to detect an error pattern of a plurality of bits, burst error correction can be performed sequentially from the first bit of the received bit, and moreover, errors can be detected simultaneously in a plurality of bits. And can be decoded at high speed.
[0074]
In addition, error detection is performed for both a random error and a burst error, and if an error is detected, decoding is performed using an error-detected method. If both errors are detected, decoding is performed using a predetermined method. With this configuration, a random error and a burst error can be executed at the same time, and the decoding method can be changed according to the respective error detection situations, so that decoding performance can be improved.
[0075]
In addition, error detection is performed for both random errors and burst errors. On the other hand, if an error is detected, decoding is performed using the error detection method. If both errors are detected, the lower reliability of the error bit is determined. Since the decoding is performed by the method, the random error and the burst error can be executed at the same time, and a method with high reliability can be selected as the decoding result, so that the decoding performance can be improved.
[0076]
In addition, since error detection is performed for both random errors and burst errors and decoding is performed using the method in which errors were detected first, it is necessary to select the first error detected for random error correction and burst error correction. In addition, it can be decoded at high speed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an error correction decoding device according to Embodiment 1 of the present invention.
FIG. 2 is a block diagram showing a configuration of an error correction decoding device according to a second embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of an error correction decoding device according to a third embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of an error correction decoding device according to a fourth embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of an error correction decoding device according to a fifth embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of an error correction decoding device according to a sixth embodiment of the present invention.
FIG. 7 is a block diagram showing a configuration of a conventional error correction decoding device for performing burst error correction.
[Explanation of symbols]
1, 10, 11, 15 gate circuit, 2, 3, 12 XOR circuit, 4, 5, 7 shift register, 6 linear conversion means, 7 shift register, 8, 14-1 to 14-b zero determination means, 9, 13, 21, 24 storage means, 16 shift operation means, 17 burst error detection means, 18 serial / parallel conversion means, 19 parallel / serial conversion means, 20 random error detection means, 22 random error detection flag storage means, 23 burst error Detection means, 25 burst error detection flag storage means, 26 selector, 27 random error bit reliability information calculation means, 28 burst error bit reliability information calculation means, 29 selection signal generation means.

Claims

In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Generating a syndrome for random error correction;
Linearly converting the syndrome for random error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction;
Correcting a burst error using the value generated by the linear transformation,
An error correction decoding method, comprising:

The method further comprises the step of performing error determination in b sets on the value shifted by (n−k−b) bits from the burst error correction syndrome, and one of these b sets of error determinations satisfies the condition. 2. The error correction decoding method according to claim 1, wherein the burst error is corrected using the value of the corresponding bit as an error pattern when the error occurs.

In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Generating a syndrome for random error correction;
The syndrome for random error correction is subjected to linear conversion to generate syndromes for burst error correction that are sequentially shifted one bit at a time from a value obtained by shifting (n−k−b) bits from the syndrome for burst error correction. Simultaneously detecting a plurality of burst errors using the value,
Simultaneously correcting burst errors of multiple bits according to these error detection results,
An error correction decoding method, comprising:

In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Generating a syndrome for random error correction and detecting a random error;
Linearly converting the syndrome for random error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction;
A step of detecting a burst error from a value shifted by (nkb) bits from the burst error correction syndrome;
When one of the random error and the burst error is detected, the error is corrected by the detected error correction method, and when both errors are detected, the predetermined error correction method is used. Correcting the error in
An error correction decoding method comprising:

In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Generating a syndrome for random error correction and detecting a random error;
Linearly converting the syndrome for random error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction;
A step of detecting a burst error from a value shifted by (nkb) bits from the burst error correction syndrome;
When one of the random error and the burst error is detected, the error is corrected by the detected error correction method, and when both errors are detected, the lower reliability information of the error bit is used. Performing error correction using an error correction method;
An error correction decoding method comprising:

In a linear code error correction decoding method capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Generating a syndrome for random error correction and detecting random errors in order from the first bit;
Linearly converting the syndrome for random error correction to generate a value shifted by (nkb) bits from the syndrome for burst error correction;
A step of detecting a burst error for the same bit as the random error detection in order from the first bit based on a value shifted by (nkb) bits from the burst error correction syndrome;
Performing error correction by an error correction method in which an error is detected before the random error and the burst error,
An error correction decoding method comprising:

In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Means for generating a syndrome for random error correction;
Means for performing a linear conversion on the syndrome for random error correction and generating a value shifted by (nkb) bits from the syndrome for burst error correction;
Means for correcting a burst error using a value generated by the linear transformation,
An error correction decoding device comprising:

Means for performing error determination by dividing the value (n−k−b) bits from the burst error correction syndrome into b sets, wherein one of the b sets of error determinations satisfies the condition. 8. The error correction decoding apparatus according to claim 7, wherein the burst error is corrected using the value of the corresponding bit as an error pattern when the error occurs.

In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Means for generating a syndrome for random error correction;
The syndrome for random error correction is subjected to linear conversion to generate syndromes for burst error correction that are sequentially shifted one bit at a time from a value obtained by shifting (n−k−b) bits from the syndrome for burst error correction. Means for simultaneously detecting a plurality of burst errors using the values,
Means for simultaneously correcting burst errors of a plurality of bits according to these error detection results,
An error correction decoding device comprising:

In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Means for generating a syndrome for random error correction and detecting a random error;
Means for performing a linear conversion on the syndrome for random error correction and generating a value shifted by (nkb) bits from the syndrome for burst error correction;
Means for detecting a burst error from a value shifted (nkb) bits from the burst error correction syndrome;
When one of the random error and the burst error is detected, the error correction based on the detected error is performed, and when both errors are detected, the correction based on the predetermined error correction is performed. Means for performing
An error correction decoding device comprising:

In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Means for generating a syndrome for random error correction and detecting a random error;
Means for performing a linear conversion on the syndrome for random error correction and generating a value shifted by (nkb) bits from the syndrome for burst error correction;
Means for detecting a burst error from a value shifted (nkb) bits from the burst error correction syndrome;
If one of the random error and the burst error is detected, the error correction based on the detected error is performed. If both errors are detected, the error of the lower reliability information of the error bit is determined. Means for making corrections based on the corrections;
An error correction decoding device comprising:

In a linear code error correction decoding device capable of correcting a burst error up to b bits with a code length n and the number of information bits k,
Means for generating a syndrome for random error correction and detecting random errors in order from the first bit;
Means for performing a linear conversion on the syndrome for random error correction and generating a value shifted by (nkb) bits from the syndrome for burst error correction;
Means for detecting a burst error for the same bit as the random error detection in order from the first bit based on a value shifted by (nkb) bits from the burst error correction syndrome;
Means for performing correction based on the error correction of the random error and the error detected earlier of the burst error,
An error correction decoding device comprising: