JP3071482B2 - Error correction circuit of packet receiver - Google Patents
Error correction circuit of packet receiverInfo
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- JP3071482B2 JP3071482B2 JP6245991A JP6245991A JP3071482B2 JP 3071482 B2 JP3071482 B2 JP 3071482B2 JP 6245991 A JP6245991 A JP 6245991A JP 6245991 A JP6245991 A JP 6245991A JP 3071482 B2 JP3071482 B2 JP 3071482B2
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Description
【0001】[0001]
【産業上の利用分野】本発明は、データ、音声、及び映
像信号のような情報を再送することなく、パケットの形
で通信回線上に送信するパケット交換システムに使用さ
れる誤り訂正方式に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error correction system used in a packet switching system for transmitting information such as data, voice and video signals in a packet form on a communication line without retransmission. It is.
【0002】[0002]
【従来の技術】従来、この種のパケット交換システム
は、パケットを送信側から受信側へパケット交換機を介
して伝送するために使用されている。この場合、音声、
及び映像信号のような情報信号はその情報信号の前に、
パケットヘッダを付加してパケットを形成し、非ハイデ
ータリンクデータ制御(HDLC)手順にしたがって伝
送を行っている。このパケットヘッダは目的の受信側を
指定するのに使用されている。このようなシステムで
は、再送は行われないから、パケットが必ず目的の受信
側で受信されるようにしておく必要がある。そうでなけ
れば、情報信号が間違った受信側に送信されることにな
り、好ましくない。このため、パケットヘッダは情報信
号に比べてより正確に伝送されなければならない。一般
に、数ビット程度の短いデータ長を有する情報信号につ
いては、ハミングコードの使用或いはパリティビットの
付加等が考慮されている。このように、情報信号のデー
タ長が短い場合、ハミングコード或いはパリティビット
を使用することにより、単一誤り或いは二重誤りの訂正
が可能である。一方、パケットヘッダは通常数十ビット
にも及ぶ長いデータ長を有しており、ハミングコード或
いはパリティビットの使用は好ましくない。更に、パケ
ット交換システムは、雑音の多い場所でしばしば使用さ
れるため、誤り訂正の機会が多い。このことを考慮する
と、二重誤りの訂正だけでなく、多重誤りの訂正もでき
ることが望ましいものと考えられる。2. Description of the Related Art Conventionally, this type of packet switching system is used for transmitting a packet from a transmitting side to a receiving side via a packet switch. In this case, audio,
And an information signal such as a video signal, before the information signal,
A packet is formed by adding a packet header, and transmission is performed according to a non-high data link data control (HDLC) procedure. This packet header is used to specify the intended recipient. In such a system, since retransmission is not performed, it is necessary to ensure that a packet is received by a target receiving side. Otherwise, the information signal will be transmitted to the wrong receiver, which is undesirable. For this reason, the packet header must be transmitted more accurately than the information signal. Generally, for an information signal having a data length as short as several bits, use of a Hamming code or addition of a parity bit is considered. Thus, when the data length of the information signal is short, a single error or a double error can be corrected by using a Hamming code or a parity bit. On the other hand, the packet header usually has a long data length of several tens of bits, and it is not preferable to use a Hamming code or a parity bit. Further, packet switching systems are often used in noisy locations, so there are many opportunities for error correction. Considering this, it is considered desirable to be able to correct not only double errors but also multiple errors.
【0003】[0003]
【発明が解決しようとする課題】しかしながら、従来、
パケットヘッダの誤り訂正及び多重誤りの訂正について
は何等考慮されていないのが実情である。However, conventionally,
In fact, no consideration is given to error correction of packet headers and correction of multiple errors.
【0004】そこで、本発明の技術的課題は、パケット
交換システムに適用でき、且つ、各種の符号誤りを訂正
できる誤り訂正方式を提供することである。本発明の他
の技術的課題は2ハーフバイト以上の多重誤りを訂正で
きるパケットヘッダを送信でき、これによって、誤った
受信側へパケットを送信することのないパケット送信装
置を提供することにある。本発明の更に他の技術的課題
は、2ハーフバイト以上の多重誤りを訂正することがで
き、且つ、小規模な回路により実現できるパケット受信
装置を提供することである。[0004] Therefore, a technical problem of the present invention is to provide an error correction system which can be applied to a packet switching system and can correct various code errors. Another technical object of the present invention is to provide a packet transmitting apparatus which can transmit a packet header capable of correcting a multiplex error of two half bytes or more, and thereby does not transmit a packet to an erroneous receiving side. Still another technical object of the present invention is to provide a packet receiving apparatus which can correct a multiple error of two half bytes or more and can be realized by a small-scale circuit.
【0005】[0005]
【課題を解決するための手段】本発明によれば、パケッ
トヘッダ信号に誤り訂正符号が付加されたパケットヘッ
ダをリードソロモン符号により形成し、当該パケットヘ
ッダが付加されたパケット送信装置からのパケットデー
タを受信して当該パケットデータのパケットヘッダ信号
の誤りを検出して訂正するパケット受信機の誤り訂正回
路において、パケットヘッダを入力し、リードソロモン
符号に対して定められた所定の式に基づいて演算し、複
数のシンドロームを出力するシンドローム演算回路と、
前記の複数のシンドロームと前記のパケットヘッダのパ
ケットヘッダ信号のそれぞれの値を格納するレジスタを
含む複数のレジスタと、シンドローム演算回路が出力す
る複数のシンドロームを入力し、これらの複数のシンド
ロームにしたがってパケットヘッダ信号における誤りの
有無を検出する誤り検出回路と、一連の命令により構成
され、パケットヘッダ信号の誤り位置を検出して当該誤
りを訂正する誤り訂正プログラムを記憶する記憶回路
と、複数のゲート手段により前記の複数のレジスタの個
々と接続され、当該レジスタに格納されている値に基づ
いて前記の誤り訂正プログラムが規定する演算を行う複
数の演算処理回路と、記憶回路から誤り訂正プログラム
を順次読み出し、プログラムに規定された内容に基づい
て、複数のゲート手段の開閉、複数の演算処理回路の処
理実行指示、およびそれらのタイミングを制御する制御
手段とを備え、前記の誤り検出回路が誤りを検出する
と、制御手段を起動して複数のレジスタに格納されてい
るパケットヘッダ信号の誤り位置の検出および誤りの訂
正を行って出力することを特徴とするパケット受信機の
誤り訂正回路が得られる。 According to the present invention, a packet is provided.
Packet header with an error correction code added to the
Is formed by the Reed-Solomon code, and
Packet data from the packet transmission device to which the
The packet header signal of the packet data
Error correction of the packet receiver that detects and corrects errors in the packet
Route, enter the packet header and
Calculate based on a predetermined expression defined for the code,
A syndrome operation circuit for outputting a number of syndromes,
The plurality of syndromes and the packet header
Register that stores each value of the packet header signal.
Output from the syndrome arithmetic circuit.
Enter multiple syndromes
Error in the packet header signal according to ROHM
Consists of an error detection circuit that detects the presence and a series of instructions
The error position of the packet header signal is detected and the
Storage circuit for storing an error correction program for correcting errors
And a plurality of registers by the plurality of gate means.
Connected to each other and based on the value stored in the register.
Performing the operations defined by the error correction program.
Number processing circuit and error correction program from storage circuit
Are read out sequentially and based on the contents specified in the program.
To open and close a plurality of gate means and process a plurality of arithmetic processing circuits.
Control instructions and control to control their timing
Means, and the error detection circuit detects an error
Activate the control means and store in multiple registers.
Of Error Location and Correction of Error in Packet Header Signal
Output of the packet receiver
An error correction circuit is obtained.
【0006】[0006]
【作用】本発明では、パケット送信装置において、パケ
ットヘッダをリードソロモン符号により構成し、これに
よって、二重誤り以上の訂正を可能とし、他方、パケッ
ト受信装置において、パケットヘッダに発生するシンド
ロームの演算、誤りの有無の検出をハードウェア回路に
よって構成する一方、誤りの訂正をマイクロプログラム
によって動作する回路によって行なうように構成してお
き、これによって、小さな回路規模によりリードソロモ
ン符号の処理を可能としている。According to the present invention, in a packet transmitting apparatus, a packet header is composed of a Reed-Solomon code, thereby enabling correction of a double error or more, while calculating a syndrome generated in the packet header in a packet receiving apparatus. The detection of the presence or absence of an error is configured by a hardware circuit, while the correction of the error is performed by a circuit operated by a microprogram, thereby enabling the processing of the Reed-Solomon code with a small circuit scale. .
【0007】[0007]
【実施例】本発明の一実施例に係る誤り訂正方式を図面
を用いて説明する。図1及び図2には、本発明の一実施
例に係る誤り訂正方式に使用される送信装置及び受信装
置がそれぞれ示されており、且つ、ここでは、各装置が
超LSIで構成された場合を示している。このような誤
り訂正方式は、送信装置から、データ、音声及び映像信
号をパケット情報信号として送信すると共に、これらパ
ケット情報信号にパケットヘッダーに付加してパケット
を構成し、このパケットを通信回線を介して送信してい
る。パケットヘッダには、目的の受信装置に関する宛先
情報等がパケットヘッダ情報信号(以下、単にパケット
ヘッド信号と呼ぶ)として配置される。DESCRIPTION OF THE PREFERRED EMBODIMENTS An error correction system according to one embodiment of the present invention will be described with reference to the drawings. 1 and 2 show a transmitting device and a receiving device used for an error correction method according to an embodiment of the present invention, respectively, and here, a case where each device is configured by a super LSI Is shown. In such an error correction method, data, audio and video signals are transmitted from a transmitting device as packet information signals, and the packet information signals are added to a packet header to form a packet, and the packet is transmitted via a communication line. Sending. In the packet header, destination information and the like regarding a target receiving device are arranged as a packet header information signal (hereinafter, simply referred to as a packet head signal).
【0008】更に、具体的にいえば、送信装置では、パ
ケットヘッダ信号に、このパケットヘッダ信号の誤りを
訂正するための冗長ビット符号(誤り訂正符号)を付加
してパケットヘッダを構成して、送信する一方、受信装
置ではこのパケットヘッダを受け、パケットヘッダ信号
に誤りがある場合、誤り訂正符号を参照してパケットヘ
ッダ信号の誤りを訂正し、訂正されたパケットヘッダ信
号を出力信号として出力する。この場合、パケットヘッ
ダは、リードソロモン符号RS(15、11、5)、即
ち、全シンボル数(=24−1);15、情報シンボル
数;11、最小ハミング距離;5のリードソロモン符号
RSを使用している。この様なリードソロモン符号は最
大14次の次数を有する多項式を用いて発生することが
できる。図1に示された送信側としてのパケット送信装
置は、リードソロモン符号により構成されたパケットヘ
ッダを送信するためのものであり、入力データ線101
を介してパケットヘッダ信号が各シンボル毎に、即ち、
4ビット(1ハーフバイト)を1つの単位として、a
5、a6、a7、a8、a9、及びa10の順で入力さ
れる。パケットヘッダには、最大15ハーフバイトのシ
ンボルを配置することができるが、この例におけるパケ
ットヘッダはa0、a1、a2、a3、及びa4の5ハ
ーフバイトは使用せず、a5、a6、a7、a8、a
9、及びa10の6個のハーフバイト(即ち、24ビッ
ト)のみがヘッド情報設定部に設定され、図示された送
信装置に供給される。この送信装置は、出力データライ
ン116、117、118、119に、4ハーフバイト
の誤り訂正符号(r0、r1、r2、及びr3)が送出
されるように構成されている。図3には、送信装置から
送信されるパケットヘッダが示されており、図からも明
らかなように、パケットヘッダはa5、a6、a7、a
8、a9、及びa10からなるパケットヘッダ信号と、
a10の後に付加された16ビットの誤り訂正符号r
0、r1、r2、及びr3とによって構成されているこ
とがわかる。図1に示された送信装置は数1で示された
代数的演算処理を行うことによって、図3に示すような
誤り訂正符号を送信するために、特殊乗算器102、1
03、104、排他的論理和回路111、112、11
3、及び114を備えると共に、第1乃至第4のレジス
タ106、107、108、及び109を有している。
ここで、特殊乗算器102、103、104は各パケッ
トヘッダ信号のシンボルに対し、それぞれ異なる重みα
12、α4、α6を乗算するための演算装置であり、第
1乃至第4のレジスタ105、106、107、108
は、4ビットのシンボルを一時的にラッチするためのも
のである。図示された送信装置は数1に示された演算を
行うことができ、結果として、出力データ線116、1
17、118、及び119からは誤り訂正符号r0、r
1、r2、及び、r3を送信することができる。More specifically, in the transmitting apparatus, a packet header is constructed by adding a redundant bit code (error correction code) for correcting an error of the packet header signal to the packet header signal. On the other hand, the receiving apparatus receives the packet header, and if there is an error in the packet header signal, corrects the error of the packet header signal with reference to the error correction code and outputs the corrected packet header signal as an output signal. . In this case, the packet header is a Reed-Solomon code RS (15, 11, 5), that is, the total symbol number (= 2 4 -1); 15, the information symbol number; 11, the minimum Hamming distance; You are using Such a Reed-Solomon code can be generated using a polynomial having a maximum order of 14. The packet transmitting apparatus as a transmitting side shown in FIG. 1 is for transmitting a packet header composed of a Reed-Solomon code,
Through the packet header signal for each symbol, that is,
Using 4 bits (1 half byte) as one unit, a
5, a6, a7, a8, a9, and a10 are input in this order. Although a maximum of 15 half-byte symbols can be arranged in the packet header, the packet header in this example does not use 5 half-bytes of a0, a1, a2, a3, and a4, and a5, a6, a7, a8, a
Only the six half bytes 9 (and 24 bits) of a10 (that is, 24 bits) are set in the head information setting unit and supplied to the illustrated transmitting device. The transmitter is configured to send four half-byte error correction codes (r0, r1, r2, and r3) on output data lines 116, 117, 118, and 119. FIG. 3 shows a packet header transmitted from the transmission device. As is clear from the figure, the packet headers are a5, a6, a7, a
8, a9 and a10, a packet header signal;
16-bit error correction code r added after a10
It can be seen that it is composed of 0, r1, r2, and r3. The transmitting apparatus shown in FIG. 1 performs the algebraic arithmetic processing shown in Equation 1 to transmit an error correction code as shown in FIG.
03, 104, exclusive OR circuits 111, 112, 11
3 and 114, as well as first to fourth registers 106, 107, 108 and 109.
Here, the special multipliers 102, 103 and 104 assign different weights α to the symbols of the respective packet header signals.
12 , an arithmetic unit for multiplying α 4 and α 6 , and first to fourth registers 105, 106, 107 and 108
Is for temporarily latching a 4-bit symbol. The illustrated transmitting device can perform the operation shown in Equation 1, and as a result, the output data lines 116, 1
Error correction codes r0, r from 17, 118, and 119
1, r2, and r3 can be transmitted.
【0009】[0009]
【数1】 (Equation 1)
【0010】一方、受信装置は、図4に示すように、送
信されたパケットヘッダa5乃至r3を受けて、復号化
処理し、受信パケットヘッダb5,b6,b7,b8,
b9,b10並びに冗長ビット(以下、受信誤り訂正符
号と呼ぶ)t0、t1、t2、及びt3を得た後、これ
ら受信パケットヘッダb5,b6,b7,b8,b9,
b10を受信誤り訂正符号t0、t1、t2、及びt3
を用いて、誤り訂正処理を行い、b´5、b´6、b´
7、b´8、b´9、b´10の訂正されたパケットヘ
ッダを生成する。On the other hand, as shown in FIG. 4, the receiving device receives the transmitted packet headers a5 to r3, performs a decoding process, and receives the received packet headers b5, b6, b7, b8,
After obtaining b9, b10 and redundant bits (hereinafter referred to as reception error correction codes) t0, t1, t2, and t3, these received packet headers b5, b6, b7, b8, b9,
b10 is replaced with the reception error correction codes t0, t1, t2, and t3.
, An error correction process is performed, and b′5, b′6, b ′
7, b'8, b'9, and b'10 generate corrected packet headers.
【0011】図2を参照して、本発明の一実施例に係る
誤り訂正方式に使用されるパケット受信装置を説明す
る。受信パケットヘッダ信号b5、b6、b7、b8、
b9、b10及び受信誤り訂正符号t0、t1、t2、
及びt3は受信パケットヘッダとして、シンドローム演
算部21に入力される一方、受信パケットヘッダ信号は
4ビットレジスタ群26のレジスタb5、レジスタb
6、レジスタb7、レジスタb8、レジスタb9、レジ
スタb10に送られ、保持される。シンドローム演算部
21はハードウェア回路によって構成され、数2に示さ
れたアルゴリズムにしたがって、まず、d0、d1、d
2、及びd3を代数的処理により求め、続いて、シンド
ロームS0、S1、S2、S3を演算する。このような
演算回路を数2にしたがって、ハードウェア回路によっ
て構成することは当業者には容易であるので、ここで
は、説明を省略する。Referring to FIG. 2, a packet receiving apparatus used in an error correction system according to one embodiment of the present invention will be described. Received packet header signals b5, b6, b7, b8,
b9, b10 and received error correction codes t0, t1, t2,
And t3 are input to the syndrome operation unit 21 as a received packet header, while the received packet header signal is stored in the registers b5 and b of the 4-bit register group 26.
6, sent to and stored in the registers b7, b8, b9, and b10. The syndrome calculation unit 21 is configured by a hardware circuit, and firstly, d0, d1, d
2, and d3 are obtained by algebraic processing, and then the syndromes S0, S1, S2, and S3 are calculated. Since it is easy for those skilled in the art to configure such an arithmetic circuit by a hardware circuit according to Equation 2, the description is omitted here.
【0012】[0012]
【数2】 (Equation 2)
【0013】シンドロームS0、S1、S2、S3は誤
り判定部23に送出される。誤り判定部23は、シンド
ロームS0、S1、S2、S3を受けると、受信パケッ
トヘッダ中に誤りが存在するか否かを判定し、誤りの存
在が判定されると、誤り検出信号EDをプログラムカウ
ンタ27及び処理サイクル生成部28に送出する。ここ
で、誤り判定部23もシンドローム演算部21と同様
に、ハードウェア回路によって構成されている。結果と
して、プログラムカウンタ27はROM29に対しカウ
ント信号をアドレス信号として送出する。The syndromes S0, S1, S2, and S3 are sent to an error determination unit 23. Upon receiving the syndromes S0, S1, S2, and S3, the error determination unit 23 determines whether or not an error exists in the received packet header. 27 and a processing cycle generation unit 28. Here, the error determination unit 23 is also configured by a hardware circuit, like the syndrome calculation unit 21. As a result, the program counter 27 sends the count signal to the ROM 29 as an address signal.
【0014】ROM29は一連の命令によって形成され
た誤り訂正プログラム(マイクロプログラム)を記憶し
ており、各命令は順次ROM29から読み出されて、第
1乃至第4のデコーダ31乃至34に送られる。第1乃
至第4のデコーダ31乃至34は、デコードされた信号
を誤り検出器23によって起動された処理サイクル生成
部28により制御されるタイミング制御部36に供給す
る。この例では、第1のデコーダ31は各命令のオーダ
部をデコードするのに使用され、他方、第2乃至第4の
デコーダ32乃至34は後述するX1、X2、X0によ
ってあらわされるオペランドをデコードするのに使用さ
れる。The ROM 29 stores an error correction program (microprogram) formed by a series of instructions. Each instruction is sequentially read from the ROM 29 and sent to the first to fourth decoders 31 to 34. The first to fourth decoders 31 to 34 supply the decoded signals to the timing controller 36 controlled by the processing cycle generator 28 started by the error detector 23. In this example, the first decoder 31 is used to decode the order part of each instruction, while the second to fourth decoders 32 to decode the operands represented by X1, X2, and X0 described later. Used for
【0015】タイミング制御部36はA、B、Cで示さ
れた第1乃至第3のゲート制御信号を生成すると共に、
ラッチ信号LAをレジスタ群26に、また、ジャンプア
ドレス信号JPをプログラムカウンタ27に、それぞれ
送出する。この場合、ジャンプアドレス信号JPは、ジ
ャンプされるべきROM29のアドレスを指示してい
る。要素27、28、29、31乃至34は、21及び
23とは異なり、プログラムによって制御されている。
また、処理サイクル生成部28は、タイミング制御部3
6へ誤り訂正処理用の誤り訂正処理サイクル信号を出力
する。この構成では、リードソロモン符号を小規模な回
路で処理することができる。The timing control section 36 generates first to third gate control signals indicated by A, B, and C, and
The latch signal LA is sent to the register group 26, and the jump address signal JP is sent to the program counter 27. In this case, the jump address signal JP indicates the address of the ROM 29 to be jumped. The elements 27, 28, 29, 31 to 34 are controlled by a program, unlike the elements 21 and 23.
Further, the processing cycle generation unit 28 includes the timing control unit 3
6, an error correction processing cycle signal for error correction processing is output. With this configuration, the Reed-Solomon code can be processed by a small-scale circuit.
【0016】図示された例では、レジスタ群26に、
I、F、K、L、R1、R2、R3レジスタが設けられ
ており、これらのレジスタはレジスタS0乃至S3及び
b5乃至b10と後述するような動作を行う。レジスタ
I、F、K、L、R1、R2、R3、S0乃至S3、b
5乃至b10はA及びBによって示されたゲートを介し
て第1及び第2のバス41及び42に表1に示すような
形式で接続されている。In the example shown in FIG.
The I, F, K, L, R1, R2, and R3 registers are provided, and these registers perform the operations described below with the registers S0 to S3 and b5 to b10. Registers I, F, K, L, R1, R2, R3, S0 to S3, b
5 to b10 are connected to the first and second buses 41 and 42 via gates indicated by A and B in the form shown in Table 1.
【0017】[0017]
【表1】 [Table 1]
【0018】例えば、第1乃至第4のシンドロームレジ
スタS0乃至S3はゲートを通して、A及びBバスの双
方に接続されている。また、第1及び第2のシンドロー
ムレジスタS0及びS1はCバス43には接続されてい
ないが、第3及び第4のシンドロームレジスタS2及び
S3はCバス43に接続されている。いずれにしても、
これらシンドロームレジスタS0乃至S3は第1乃至第
4のシンドロームを記憶するのに役立つ。第3及び第4
のシンドロームレジスタS2及びS3はワークレジスタ
として使用される。同様に、レジスタb5乃至b10は
Aバス41にA及びCバス41及び43に接続されてい
るが、Bバス42とは接続されていない。これらレジス
タb5乃至b10は受信パケットヘッダ又は訂正された
パケットヘッダを記憶するのに使用される。Iレジスタ
は誤り位置をあらわす誤り位置信号を記憶するためのレ
ジスタであり、他方、F レジスタは特定のオーダ、例え
ば、LF又はLFRが送出されたとき、インデックスレ
ジスタとして動作する。更に、K及びLレジスタは定数
を記憶するためのレジスタであり、R1乃至R3レジス
タはワークレジスタとして動作する。For example, the first to fourth syndrome registers S0 to S3 are connected to both the A and B buses through gates. Further, the first and second syndrome registers S0 and S1 are not connected to the C bus 43, but the third and fourth syndrome registers S2 and S3 are connected to the C bus 43. In any case,
These syndrome registers S0 to S3 serve to store the first to fourth syndromes. Third and fourth
Are used as work registers. Similarly, the registers b5 to b10 are connected to the A bus 41 and the A and C buses 41 and 43, but are not connected to the B bus 42. These registers b5 to b10 are used to store the received packet header or the corrected packet header. The I register is a register for storing an error position signal indicating an error position, while the F register operates as an index register when a specific order, for example, LF or LFR is transmitted. Further, the K and L registers are registers for storing constants, and the R1 to R3 registers operate as work registers.
【0019】更に図2を参照すると、図示された受信装
置は演算換算用メモリ(ROM)46、ROMアクセス
部47、排他的論理和部48、ロード部49、及びコン
パレータ部50とを備えている。これらは全てハードウ
ェアによって構成され、集合的に受信パケットヘッダを
処理する処理回路を構成している。図2に示すように、
ROMアクセス部47及び排他的論理和部48はA及び
Bバス41及び42に接続されており、且つ、Cゲート
C1及びC2を介してCバス43に接続されている。一
方、ロード部49及びコンパレータ部50はAバス及び
Cバスに図示のように接続されている。訂正されたパケ
ットヘッダ信号b5´乃至b10´はレジスタb5乃至
b10から誤りを訂正された形で出力される。Still referring to FIG. 2, the receiving device shown includes an operation conversion memory (ROM) 46, a ROM access unit 47, an exclusive OR unit 48, a load unit 49, and a comparator unit 50. . These are all configured by hardware and collectively constitute a processing circuit for processing the received packet header. As shown in FIG.
The ROM access unit 47 and the exclusive OR unit 48 are connected to the A and B buses 41 and 42, and are also connected to the C bus 43 via C gates C1 and C2. On the other hand, the load unit 49 and the comparator unit 50 are connected to the A bus and the C bus as illustrated. The corrected packet header signals b5 'to b10' are output from the registers b5 to b10 in an error-corrected form.
【0020】上記したように、受信装置はシンドローム
演算部21、誤り判定部23のような論理演算部と、他
のマイクロプログラム制御部とに分けることができる。As described above, the receiving device can be divided into a logical operation unit such as the syndrome operation unit 21 and the error determination unit 23, and another microprogram control unit.
【0021】ここで、演算換算用ROM46は、誤り訂
正処理の演算換算用のマイクロプログラミングを記憶し
ている。ROMアクセス部47は、4ビットレジスタ群
26からレジスタ内容信号を受ける一方、演算換算用R
OM46との間で、アドレスラインを介して誤り訂正処
理演算換算のマイクロプログラミングをアクセスし読み
出すことにより、誤り訂正処理演算換算用コードをC1
バスゲートに出力する。一方、C1バスゲートは、タイ
ミング制御部36からゲート制御信号を受けた場合、誤
り訂正処理演算換算用コードをCバス43に出力する。
また、排他的論理和部48は、4ビットレジスタ群26
から出力データラインを介してそれぞれレジスタ内容信
号を受け、これらのレジスタ内容信号の排他的論理和の
演算処理を行って、排他的論理和演算結果信号をC2バ
スゲートを介してCバス43に出力する。ロード部49
は、4ビットレジスタ群26からAバス41を介してレ
ジスタ内容信号を受けると共に、タイミング制御部36
からコード定数を受け、ロード信号をC3バスゲートを
介してCバス50に出力する。コンパレータ部50は、
4ビットレジスタ群26からAバス41を介してレジス
タ内容信号を受ける一方、タイミング制御部36からコ
ード定数を受け、これらの信号を比較し比較結果信号を
C4バスゲートを介してCバス43に出力するために使
用される。この結果、4ビットレジスタ群26の4ビッ
トレジスタS2、S3、b5、b6、b7、b8、b
9、b10、I、F、K、L、R1、R2、R3は、C
バス43を介して、誤り訂正処理演算換算用コード、排
他的論理和演算結果信号、ロード信号、比較結果信号を
受け、後述する動作により誤り訂正処理を行う。The operation conversion ROM 46 stores operation conversion microprogramming for error correction processing. The ROM access unit 47 receives a register content signal from the 4-bit register group 26, and
By accessing and reading the error correction processing conversion microprogramming with the OM 46 via the address line, the error correction processing conversion code is converted to C1.
Output to bus gate. On the other hand, when receiving the gate control signal from the timing control section 36, the C1 bus gate outputs an error correction processing operation conversion code to the C bus 43.
The exclusive OR unit 48 also controls the 4-bit register group 26
Receives the register contents signals via output data lines, performs an exclusive OR operation of these register contents signals, and outputs an exclusive OR operation result signal to the C bus 43 via the C2 bus gate. I do. Loading unit 49
Receives a register content signal from the 4-bit register group 26 via the A bus 41 and
And outputs a load signal to the C bus 50 via the C3 bus gate. The comparator unit 50
While receiving register contents signals from the 4-bit register group 26 via the A bus 41, receiving code constants from the timing control unit 36, comparing these signals, and outputting a comparison result signal to the C bus 43 via the C4 bus gate. Used to As a result, the 4-bit registers S2, S3, b5, b6, b7, b8, b of the 4-bit register group 26
9, b10, I, F, K, L, R1, R2, R3 are C
An error correction processing conversion code, an exclusive OR operation result signal, a load signal, and a comparison result signal are received via the bus 43, and error correction processing is performed by an operation described later.
【0022】表2には、ROM29に記憶されており、
且つ、誤りの位置の検出及び訂正用マイクロプログラム
に使用されるオーダ及びオペランドが列挙されている。Table 2 is stored in the ROM 29,
In addition, orders and operands used in the microprogram for detecting and correcting an error position are listed.
【0023】[0023]
【表2】 [Table 2]
【0024】表2に示された17のオーダはROMアク
セス部47、演算換算ROM46、排他的論理和部4
8、ロード部49、及びコンパレータ部50に後述する
ように送出される。ここで、各オーダは意味の欄に示さ
れた動作を指示しており、且つ、X1、X2、X0はそ
れぞれA、B、Cバス41、42、43上の値をあらわ
している。The 17 orders shown in Table 2 are the ROM access unit 47, the operation conversion ROM 46, and the exclusive OR unit 4.
8, is sent to the load unit 49 and the comparator unit 50 as described later. Here, each order instructs the operation shown in the meaning column, and X1, X2, and X0 represent values on the A, B, and C buses 41, 42, and 43, respectively.
【0025】図5及び図2を参照して、誤り訂正動作を
説明する。このような誤り訂正動作は第1ステップ20
1からROM29に記憶されているマイクロプログラム
にしたがって開始される。第2ステップ202では、シ
ンドロームS1の二乗と、S0とS2の積との排他的論
理和が排他的論理和部48を用いて演算され、排他的論
理和の結果がコンパレータ部50により0と比較され
る。排他的論理和の結果が0と等しければ、単一誤りの
発生と判断して、単一誤りの訂正動作に移り、他方、0
でなければ、二重誤りの発生と判断して、その訂正動作
に移行する。The error correction operation will be described with reference to FIGS. Such an error correction operation is performed in the first step 20.
Starting from 1 according to the microprogram stored in the ROM 29. In the second step 202, the exclusive OR of the square of the syndrome S1 and the product of S0 and S2 is calculated using the exclusive OR unit 48, and the result of the exclusive OR is compared with 0 by the comparator unit 50. Is done. If the result of the exclusive OR is equal to 0, it is determined that a single error has occurred, and the operation shifts to a single error correction operation.
If not, it is determined that a double error has occurred, and the operation shifts to the correcting operation.
【0026】単一誤りの訂正動作は第3ステップ203
に示すように、S1/S0で示される割り算の結果をR
1レジスタに入れることによって開始される。このとき
の割り算結果はベクトル表現であらわされており、第3
ステップ203では、R1レジスタの内容をベキ表現に
換算する。この換算はROMアクセス部47及び演算換
算用ROM46を用いて行われる。更に、換算された値
を14から減算して、誤り位置Uを求める。ここで、1
4はリードソロモン符号の生成の際に用いられた多項式
の次数をあらわしている。第4及び第5ステップでは、
誤り位置Uが5と10の間にあるか否か、即ち、受信パ
ケットヘッダ信号の誤りか否かを求め、この間になけれ
ば処理を終了する。他方、誤り位置Uが5と10の間に
ある場合には、Uの位置にあるシンボルとS0との排他
的論理和を演算し、訂正されたbiを求め、このbiに
より書き替えを行う。The operation for correcting a single error is performed in the third step 203.
As shown in the figure, the result of the division represented by S1 / S0 is
Start by populating one register. The division result at this time is represented by a vector expression.
In step 203, the contents of the R1 register are converted into a power expression. This conversion is performed using the ROM access unit 47 and the ROM 46 for calculation conversion. Further, an error position U is obtained by subtracting the converted value from 14. Where 1
Reference numeral 4 denotes the degree of the polynomial used when generating the Reed-Solomon code. In the fourth and fifth steps,
It is determined whether or not the error position U is between 5 and 10, that is, whether or not there is an error in the received packet header signal. If not, the process ends. On the other hand, when the error position U is between 5 and 10, the exclusive OR of the symbol at the position of U and S0 is calculated to find the corrected bi, and rewriting is performed using this bi.
【0027】一方、二重誤り訂正の場合、F及びIレジ
スタに0及び5がそれぞれ設定される。この場合、Fレ
ジスタの内容は誤りの数を示し、Iレジスタの内容は誤
りを検出されるべき位置をあらわしている。第7ステッ
プ207では、図5のブロック207内に示された演算
が行われ、その結果がKレジスタに記憶される。この演
算はリードソロモン符号におけるアルゴリズムにしたが
って行われる。第8ステップ208では、アルファのベ
キIがベクトル表現に換算され、R2レジスタに保持さ
れる。次に、R2の二乗と、KとR2との積、及びLレ
ジスタの排他的論理和が演算され、その結果がR2レジ
スタに記憶される。第9ステップ209において、R2
レジスタの内容が0と比較され、0でなければ、即ち、
誤りがなければ、第10ステップ210に移行する。第
10ステップ210では、誤り検出位置Iが10と比較
され、10に等しくなければ、第11ステップ211に
移り、Iの位置を1だけ加算した後、第8ステップ20
8に戻り、同様な動作を繰り返す。第10ステップ21
0においてIの値が10に等しければ、第12ステップ
212に移り、Fレジスタの内容が0か否かを判断す
る。Fレジスタの内容が0であれば、誤り無しとして処
理を終了する。On the other hand, in the case of double error correction, 0 and 5 are set in the F and I registers, respectively. In this case, the contents of the F register indicate the number of errors, and the contents of the I register indicate the position where the error should be detected. In the seventh step 207, the operation shown in the block 207 of FIG. 5 is performed, and the result is stored in the K register. This calculation is performed according to the algorithm in the Reed-Solomon code. In an eighth step 208, the power I of the alpha is converted into a vector representation and is stored in the R2 register. Next, the square of R2, the product of K and R2, and the exclusive OR of the L register are calculated, and the result is stored in the R2 register. In the ninth step 209, R2
The contents of the register are compared with 0, and if not 0, ie
If there is no error, the process proceeds to the tenth step 210. In a tenth step 210, the error detection position I is compared with 10, and if it is not equal to 10, the process proceeds to an eleventh step 211, where the position of I is incremented by one,
8, the same operation is repeated. Tenth step 21
If the value of I is equal to 10 at 0, the process proceeds to a twelfth step 212, where it is determined whether or not the content of the F register is 0. If the content of the F register is 0, the process ends as there is no error.
【0028】第9ステップ209において、R2レジス
タの内容が0であれば、第13ステップ213において
Fレジスタの内容が1だけ加算され、続いて、第14ス
テップ214でIレジスタの内容が14から減算され、
誤り位置がR(F)として記憶される。次に、Fレジス
タの内容が2に等しいか否かが第15ステップ215で
判定され、2であれば第16ステップ216に移り、1
であれば第10ステップ210の動作が行われる。If the content of the R2 register is 0 in the ninth step 209, the content of the F register is incremented by 1 in a thirteenth step 213, and then the content of the I register is subtracted from 14 in a fourteenth step 214. And
The error location is stored as R (F). Next, it is determined in a fifteenth step 215 whether or not the content of the F register is equal to two.
If so, the operation of the tenth step 210 is performed.
【0029】Fレジスタの内容が2に等しい場合、第1
6ステップ216で、誤り位置が検出された後、第17
ステップ217に示されるような誤り訂正動作が行わ
れ、続いて、第18ステップ218でFレジスタの内容
が1に等しいか否かが検出される。1に等しければ、第
19ステップ219に示すように、biの書き替えが行
われ、これによって、誤りが訂正される。また、第18
ステップ218において、Fレジスタの内容が1に等し
くなければ、第20ステップ220に示されるように、
Iレジスタの内容がFレジスタに移された後、第16ス
テップ216の動作を行う。このようにして、この実施
例では二重誤りも訂正されることになる。If the content of the F register is equal to 2, the first
6 In step 216, after the error position is detected,
An error correction operation as shown in step 217 is performed, and subsequently, in an eighteenth step 218, it is detected whether or not the content of the F register is equal to one. If it is equal to 1, bi is rewritten as shown in a nineteenth step 219, thereby correcting the error. Also, the eighteenth
In step 218, if the contents of the F register are not equal to one, as shown in twentieth step 220,
After the contents of the I register are transferred to the F register, the operation of the sixteenth step 216 is performed. In this way, double errors are also corrected in this embodiment.
【0030】本発明の一実施例に係る誤り訂正コードは
専用のアッセンブラコードで構成されている。The error correction code according to one embodiment of the present invention is composed of a dedicated assembler code.
【0031】[0031]
【発明の効果】以上説明したように、本発明の誤り訂正
可能な送受信方式によれば、2ビット以上の誤り訂正処
理を可能とし、受信側へのパケッヘッダに2ビット以上
の誤りが生じても、これを訂正することができるという
効果がある。As described above, according to the error-correctable transmission / reception system of the present invention, error correction processing of 2 bits or more is enabled, and even if an error of 2 bits or more occurs in the packet header to the receiving side. This has the effect that this can be corrected.
【図1】本発明の一実施例に係る誤り訂正方式に使用さ
れるパケット送信装置のブロック図である。FIG. 1 is a block diagram of a packet transmission device used for an error correction method according to an embodiment of the present invention.
【図2】本発明の一実施例に係る誤り訂正方式に使用さ
れるパケット受信装置のブロック図である。FIG. 2 is a block diagram of a packet receiving device used for an error correction method according to one embodiment of the present invention.
【図3】図1のパケット送信装置から送信されるパケッ
トヘッダを示す図である。FIG. 3 is a diagram showing a packet header transmitted from the packet transmission device of FIG. 1;
【図4】図2のパケット受信装置で受信されるパケット
ヘッダを示す図である。FIG. 4 is a diagram illustrating a packet header received by the packet receiving device of FIG. 2;
【図5】本発明の一実施例に係る誤り訂正方式のパケッ
ト受信装置における誤り訂正処理動作を説明するための
フローチャートである。FIG. 5 is a flowchart for explaining an error correction processing operation in the error correction type packet receiving apparatus according to one embodiment of the present invention.
図1において、 111、112、113、114 排他的論理和回路 101 入力データライン 102、103、104 特殊乗算器 106、107、108、109 4ビットレジスタ 116、117、118、119 出力データライン 図2において、 21 シンドローム演算部 23 誤り判定部 27 プログラムカウンタ 28 処理サイクル生成部 29 ROM 31、32、33、34 デコーダ部 36 タイミング制御部 26 4ビットレジスタ群 41 Aバス 42 Bバス 43 Cバス 46 演算換算用ROM 47 ROMアクセス部 48 排他的論理和部 49 ロード部 50 コンパレータ部 In FIG. 1, 111, 112, 113, 114 exclusive OR circuit 101 input data line 102, 103, 104 special multiplier 106, 107, 108, 109 4-bit register 116, 117, 118, 119 output data line , 21 syndrome operation unit 23 error determination unit 27 program counter 28 processing cycle generation unit 29 ROM 31, 32, 33, 34 decoder unit 36 timing control unit 26 4-bit register group 41 A bus 42 B bus 43 C bus 46 Operation conversion ROM 47 ROM access unit 48 Exclusive OR unit 49 Load unit 50 Comparator unit
フロントページの続き (56)参考文献 特開 昭61−3528(JP,A) 特開 平1−202947(JP,A) 特開 昭62−105554(JP,A) 特開 昭59−79658(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 11/20 Continuation of front page (56) References JP-A-61-3528 (JP, A) JP-A-1-202947 (JP, A) JP-A-62-105554 (JP, A) JP-A-59-79658 (JP) , A) (58) Fields surveyed (Int. Cl. 7 , DB name) H04L 11/20
Claims (1)
加されたパケットヘッダをリードソロモン符号により形
成し、当該パケットヘッダが付加されたパケット送信装
置からのパケットデータを受信して当該パケットデータ
のパケットヘッダ信号の誤りを検出して訂正するパケッ
ト受信機の誤り訂正回路において、 前記パケットヘッダを入力し、前記リードソロモン符号
に対して定められた所定の式に基づいて演算し、複数の
シンドロームを出力するシンドローム演算回路と、 前記複数のシンドロームと前記パケットヘッダのパケッ
トヘッダ信号のそれぞれの値を格納するレジスタと、誤
り検出及び訂正演算用の複数のレジスタより成るレジス
タ群と、 前記シンドローム演算回路が出力する複数のシンドロー
ムを入力し、当該複数のシンドロームにしたがって前記
パケットヘッダ信号における誤りの有無を検出する誤り
検出回路と、誤り検出及び訂正演算の個々の処理論理を規定する 一連
の命令を組み合わせて前記パケットヘッダ信号の誤り位
置を検出して当該誤りを訂正する処理の実行を規定する
誤り訂正プログラムを記憶する記憶回路と、 複数のゲート手段を介して前記レジスタ群の個々のレジ
スタと接続され、当該レジスタに格納されている値とあ
らかじめ設定された演算換算データに基づいて、前記誤
り訂正プログラムの各命令が規定する処理論理をハード
ウエア論理で実行する複数の演算処理回路と、 前記記憶回路から前記誤り訂正プログラムの各命令を順
次読み出し、当該命令に規定された誤り検出及び訂正演
算の処理論理の内容に基づいて、前記複数の演算処理回
路に対する処理の実行指示を行うとともにタイミング制
御して前記複数のゲート手段を開閉して当該命令の実行
に必要な論理回路を形成させる制御手段とを備え、前記
誤り検出回路が誤りを検出すると前記制御手段を起動
し、前記レジスタ群に格納されている前記パケットヘッ
ダ信号の誤りの有無及び誤り位置の検出を、前記誤り訂
正プログラムの各命令に規定された処理論理にしたがっ
て前記 複数の演算処理回路と前記レジスタ群の誤り検出
及び訂正演算用の複数のレジスタを用いて行い、前記パ
ケットヘッダ信号の誤りを訂正して出力することを特徴
とするパケット受信機の誤り訂正回路。1. A packet header in which an error correction code is added to a packet header signal is formed by a Reed-Solomon code, packet data from a packet transmitting apparatus to which the packet header is added is received, and a packet header of the packet data is received. In a packet receiver error correction circuit for detecting and correcting a signal error, the packet header is input, the packet header is operated based on a predetermined expression defined for the Reed-Solomon code, and a plurality of syndromes are output. A syndrome operation circuit; a register for storing a value of each of the plurality of syndromes and a packet header signal of the packet header ;
Register consisting of multiple registers for detection and correction operations
And group data, inputs a plurality of syndromes said syndrome calculating circuit outputs, an error detection circuit for detecting the presence or absence of an error in the packet header signals according to the plurality of syndromes, individual processing logic of error detection and correction operation a storage circuit for storing <br/> error correction program for defining the execution of the process of correcting the error by detecting an error position of the packet header signal by combining a set of instructions defining a plurality of gate means individual registration of the register group through
Is connected to static, the value stored in the register store
Based on Luo beforehand set calculation converted data, the processing logic each instruction of the error correction program defines hard
A plurality of arithmetic processing circuits executed by hardware logic; and sequentially reading each instruction of the error correction program from the storage circuit, and performing error detection and correction operations specified in the instructions.
Based on the contents of the arithmetic processing logic , the plurality of arithmetic processing
Command to execute the process on the road
Open and close the plurality of gate means to execute the instruction
And control means for forming a logical circuit necessary for the error detection circuit starts the control means and detecting an error, the presence and the error position of an error in the packet header signal stored in the register group Detect the error
Follow the processing logic specified for each instruction of the main program.
Error detection of said register group and said plurality of arithmetic processing circuit Te
And a plurality of registers for correction operation,
An error correction circuit for a packet receiver, which corrects and outputs an error in a packet header signal .
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