JPS6095640A - Method and device for correcting error - Google Patents
Method and device for correcting errorInfo
- Publication number
- JPS6095640A JPS6095640A JP58202602A JP20260283A JPS6095640A JP S6095640 A JPS6095640 A JP S6095640A JP 58202602 A JP58202602 A JP 58202602A JP 20260283 A JP20260283 A JP 20260283A JP S6095640 A JPS6095640 A JP S6095640A
- Authority
- JP
- Japan
- Prior art keywords
- decoding
- flag
- error
- circuit
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Probability & Statistics with Applications (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はディジタル信号の再生装置における誤り訂正に
ｇｆり、４４に２重符号化された誤り訂正符号を用いる
場合に好適な誤り訂正方法及び装装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to error correction in a digital signal reproducing device, and relates to an error correction method and apparatus suitable for using an error correction code doubly encoded in 44. Regarding equipment.
ディジタル信号の伝送を行なう場合には、伝送系で発生
するデータ誤シに対処するために、送信時に検査ワード
を付加し、受信時にその検査ワードによって誤シ検出及
び訂正を行なう場合が多い。検査ワードとしては、能率
が良く、復号の容易なリード・ソロモン符号が多く用い
られている。特に、リード・ソロモン符号によって２重
符号化を行なう方式は後れた訂正ｎにカを得ることがで
き、ディジタル・オーディオ・ディスク等で用いられて
いる。When transmitting digital signals, in order to deal with data errors occurring in the transmission system, a check word is often added at the time of transmission, and error detection and correction is performed using the test word at the time of reception. Reed-Solomon codes, which are efficient and easy to decode, are often used as check words. In particular, a method of performing double encoding using a Reed-Solomon code can obtain power for late correction n, and is used in digital audio discs and the like.
第１凶はリード・ソロモン符号による２Ｍ符号化の一例
である。１は情報ワード、２は第１の検査ワード、３は
第２の検査ワードである。The first problem is an example of 2M encoding using a Reed-Solomon code. 1 is an information word, 2 is a first check word, and 3 is a second check word.
符号化は、まず、１２個の情報ワードＷＯ−ｖＶＩ＋に
対して第１の検査ワードＱＯ１Ｑｌ、Ｑ２、Ｑ３を付加
する。この１２個の情報ワード及び４個の第１の検査ワ
ードよりなるブロックを０２ブロツク５とする０次に、
Ｃ２ブロック５の谷シンボルに対してインターリーブを
行ない第１図に示すような配例にする。そして、それぞ
れ異なるＣ２ブロックに含まれる１２個の情報ワードν
ｙｏ 、 Ｗ ｕ及び第１の検査ワードＱＯ１Ｑｌ、＋
４２、（、Ｉ３に対して第２の検査ワードＰＯ１Ｐｌを
付加する。この１２個の情報ワード、４個の第１の検査
ワード及び２個の第２の検査ワードよりなるブロックを
Ｏｌブロックとする。復号時には、Ｃ１ブロックで誤シ
検出及び誤シ検出及び誤シ訂正を行なった彼にゲインタ
ーリーブを行ない、そして、０２ブロツクで課シ検出及
び誤シ訂正を行なう・
Ｃ１ブロックでは符号長１８、検量ワード数２最小距離
３、Ｃ２ブロックでは符号長１６、検査ワード数４、最
小距離５のリード・ソロモン符号を用いている。したが
って、Ｃ１俊号では１シンボルの誤シ訂正が可能である
。また、０２復号では、８個の誤シ位置が不明の誤りと
Ｅ個の誤り位置が既知の誤り（以下の説明では、前者を
誤シ、後者を消失とする。）について、２８＋Ｂ≦４
の範囲で誤シ訂正を行なうことができる（特願昭５８−
１１０９３１ ）そこで、Ｃ１復号では誤シ検出及び１
シンボル訂正を行ない、同時に復号の状態を示すフラグ
を各ワードに付加し、ＯＱＩ号ではＣｌ０Ｉ１．号で付
加されたフラグの状況に応じて以下に示す３檎仙の復号
のうちの最適なり号を行なうことにより、能力の優れた
誤り訂正を行なうことができる。In encoding, first check words QO1Ql, Q2, Q3 are added to 12 information words WO-vVI+. The block consisting of these 12 information words and 4 first check words is defined as 02 block 5.
Interleaving is performed on the valley symbol of C2 block 5 to create an arrangement as shown in FIG. Then, 12 information words ν included in different C2 blocks
yo, W u and the first test word QO1Ql, +
42, (, Add the second check word PO1Pl to I3. Let the block consisting of these 12 information words, 4 first check words, and 2 second check words be the Ol block. At the time of decoding, gain interleaving is performed on the C1 block which performs false beam detection, false beam detection and false beam correction, and then imposed beam detection and false beam correction is performed in the 02 block.In the C1 block, the code length is 18, The C2 block uses a Reed-Solomon code with a code length of 16, a check word count of 4, and a minimum distance of 5.The C2 block uses a Reed-Solomon code with a code length of 16, a check word count of 4, and a minimum distance of 5. Therefore, in the C1 code, one symbol error correction is possible. In addition, in 02 decoding, 28+B≦4 for 8 errors with unknown error positions and E errors with known error positions (in the following explanation, the former are assumed to be errors and the latter are assumed to be erasures). Errors can be corrected within the range (Patent application 1983-
110931) Therefore, in C1 decoding, false detection and 1
Symbol correction is performed and at the same time a flag indicating the decoding status is added to each word.In the OQI code, Cl0I1. By performing the optimal decoding of the three decoding methods shown below according to the status of the flag added in the code, it is possible to perform error correction with excellent performance.
（１）Ｓ、−２、Ｅ−０：２イ固の誤シを言」正する（
２） Ｓ＝１． Ｅ−２：１個の誤シと２個の消失を訂
正する。(1) S, -2, E-0: 2 Correct the fixed error (
2) S=1. E-2: Correct one error and two erasures.
（３） ８＝、ｏ Ｅ−４：４個の消失を訂正する第２
図は０１復号のフローチャートでめる。Ｎ■はＣ１復号
で検出された誤シ数であシ、誤９が１個と判断された場
合には１シンボル訂正を行なう、また、Ｃ１復号での復
号の状態を示すフラグとしてＦＯフラグＦ１フラグを用
いるｍ ｐｏフラグは誤シ刀ｉ検出された場合に亀１〃
とし、Ｆｌ−ｙラグは２個以上誤シがあシ訂正不能とな
った場合に％１〃とする。第３図はＣ２復号のフローチ
ャートである。Ｎ（）”０）、Ｎ（Ｆｔ）は、それぞれ
ＦＯフラグ及びＦｌフラグの数である。０２４号では、
フラグの数によって誤りの状況を推定し、最適な復号方
法を判断する。(3) 8=,o E-4: 2nd correction to correct 4 erasures
The figure is a flow chart of 01 decoding. N■ is the number of erroneous symbols detected in C1 decoding, and if it is determined that there is one erroneous 9, one symbol correction is performed.In addition, FO flag F1 is used as a flag indicating the decoding status in C1 decoding. The m po flag uses a flag when a false sword i is detected.
The Fl-y lag is set to %1 if there are two or more erroneous scratches and the scratches cannot be corrected. FIG. 3 is a flowchart of C2 decoding. N()"0) and N(Ft) are the number of FO flags and Fl flags, respectively. In No. 024,
The error situation is estimated based on the number of flags, and the optimal decoding method is determined.
例えば、 Ｎ （Ｆｏ） −４すなわちＦＯフラグの数
（Ｆ１フラグが付加されているものも含む）が４個の場
合には、フラグの付加されている位置をｐｂ位置として
（３）の消失訂正を行なう。第４図は誤ｐが６個ある場
合の例である。同図において、６はＯｌブロック、７は
Ｃ２ブロックを示している。また、８はフラグが付加さ
れていて誤シのシンボル、９はフラグが付加されていて
正しいシンボルを示している。Ｃ１復号では誤シがある
とブロック内のすべてのシンボルにフラグを付加するが
、誤りが１シンボルガらは正しく訂正され、まだ、誤シ
が２シンボル以上ある場合でも正しいシンボルと誤って
いるシンボルがある。したがって、フラグが付加されて
いて誤りのシンボルと、フラグが付加されていて正しい
シンボルが存在する。For example, if N (Fo) -4, that is, the number of FO flags (including those to which the F1 flag is attached) is 4, then the erasure correction in (3) is performed using the position where the flag is attached as the pb position. Do the following. FIG. 4 shows an example where there are six incorrect ps. In the figure, 6 indicates an Ol block and 7 indicates a C2 block. Further, 8 indicates an incorrect symbol with a flag attached thereto, and 9 indicates a correct symbol with a flag attached thereto. In C1 decoding, if there is an error, a flag is added to all symbols in the block, but symbols with one error are correctly corrected, and even if there are two or more symbols with an error, the correct symbol and the erroneous symbol are still separated. be. Therefore, there are symbols that are flagged and are incorrect, and symbols that are flagged and correct.
（３）の消失訂正ではフラグの付加されている４個捷で
の誤シを訂正できるが、誤り構出能力がないので、フラ
グの付加されていない誤シがあると誤訂正を行なってし
まう。第５図に一例を示す。１０がフラグの付加されて
いない誤りを示している。このフラグの付加されていな
い誤りは、Ｃ１復号での検出もれによるものである。In erasure correction (3), it is possible to correct the erroneous lines in the four lines that have flags attached, but it does not have the ability to detect errors, so if there is an erroneous line that does not have a flag attached, it will be incorrectly corrected. . An example is shown in FIG. 10 indicates an error to which no flag is attached. This error in which no flag is added is due to a failure to detect in C1 decoding.
しだがって、第１図のようにＣ１の検査ワード数が少な
く、誤シ検出能力か十分でない場合には問題となる。第
１図の場合には、検査ワード数が２なので、誤りが３個
以上あると検出もれが発生する場合がある。このような
検出もれによる誤訂正を防止するには、Ｎ （Ｆｏ）
＝ ４の場合にも（１）の誤シ訂正を行なえはよい。こ
の場合には、フラグの付加されていない誤りがあっても
検出可能であり、また、フラグの付加されている誤シが
１個以下ならば訂正可能である。Therefore, a problem arises when the number of test words of C1 is small as shown in FIG. 1, and the ability to detect false errors is insufficient. In the case of FIG. 1, the number of test words is two, so if there are three or more errors, a detection error may occur. In order to prevent such erroneous correction due to missed detection, N (Fo)
Even in the case of = 4, it is a good idea to perform the error correction in (1). In this case, even if there is an error to which no flag is attached, it can be detected, and if the number of errors to which a flag is attached is one or less, it can be corrected.
しかし、（１）の誤り訂正では第４図のように誤りが３
個以上ある場合に訂正不能となってしまい訂正能力が悪
くなってしまう。However, in error correction (1), there are 3 errors as shown in Figure 4.
If there are more than 1, correction becomes impossible and the correction ability deteriorates.
本発明の目的は、２重符号化された誤り訂正符号の持つ
課υ訂正能力を最大限に活用できる誤り訂正方法及び装
置を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an error correction method and apparatus that can make maximum use of the correction capability of a double-encoded error correction code.
本発明は、第１の復号において誤り訂正を行なうと同時
に復号の状態を示すフラグを付加し、第２の復号では上
記フラグを用いて被数の復号を行ない、その復号結果に
よって最適な復号方法の判断を行ない、最適と判断され
た復号方法による復号結果を用いて誤υ訂正を行なうこ
とによシ、誤シ訂正能力及び検出能力が共に優れた誤シ
訂正を行なうものである。In the present invention, a flag indicating the decoding status is added at the same time as error correction is performed in the first decoding, and in the second decoding, the augend is decoded using the flag, and the optimum decoding method is selected based on the decoding result. By making a judgment and performing error υ correction using the decoding result of the decoding method determined to be optimal, error correction with excellent error correction ability and detection ability is performed.
以下、本発明の一実施例を第１図に示した誤シ訂正符号
に適用した場合について説明する・前述したように、第
１図の誤シ訂正符号の復号としては、Ｃ１復号では１シ
ンボルのｉｂ訂正が可能であシ、Ｃ２復号では２シンボ
ルの誤シ訂正、１シンボルの誤りと２シンボルの消失の
訂正、４シンボルの消失訂正の３褌類の復号が可能であ
る。Hereinafter, a case will be explained in which an embodiment of the present invention is applied to the error correction code shown in FIG. 1. As mentioned above, in C1 decoding, one symbol C2 decoding is capable of three types of decoding: 2-symbol error correction, 1-symbol error and 2-symbol erasure correction, and 4-symbol erasure correction.
そこで、Ｃ１復号としては、第２図と同様に、誤シ検出
及び１シンボル訂正を行ない、誤シを検出した場合には
ＦＯフラグ、百」正不能の場合にはＦ１フラグを付加す
る。Therefore, in C1 decoding, as in FIG. 2, erroneous symbol detection and one symbol correction are performed, and when an erroneous symbol is detected, an FO flag is added, and when an error cannot be corrected, an F1 flag is added.
次に、ＣＺ俊号のフローチャートを第７図に示す。以下
、第７図によってＣ２復号の手順を説明する。Next, a flowchart for CZ Shungo is shown in FIG. Hereinafter, the procedure of C2 decoding will be explained with reference to FIG.
（υ まず、Ｓ−２、Ｅ＝ｏとして復号を行なう。(υ First, decoding is performed with S-2 and E=o.
これによシ、任意の位置にある２シンボルまでの諜シの
位置を検出できる。誤シか２個以下と判断された場合、
誤シ位置に付加されているフラグの有無やブロック内の
７ラグ叡から判断して誤訂正の可能性が少ない場合には
訂正を行なう。誤訂正の可能性がある場合には訂正不能
とする。With this, the position of up to two symbols at any position can be detected. If it is determined that there are 2 or fewer errors,
If the possibility of erroneous correction is low, judging from the presence or absence of a flag added to the erroneous position and the number of 7 lags in the block, correction is performed. If there is a possibility of incorrect correction, correction will not be possible.
（２） （１）で誤りが３個以上と判断された場合、Ｆ
Ｏフラグの数が３個ならば ＦＯフラグの付加でれてい
る３シンボル内の２シンボルを消失して Ｓ−１，Ｅ−
２の復号を行なう。(2) If it is determined that there are three or more errors in (1), F
If the number of O flags is 3, 2 symbols out of the 3 symbols added by the FO flag are deleted and S-1, E-
2 is decrypted.
そして、フラグの付加されているシンボルのみに誤シが
あると判断された場合には、この復号の結果を用いて訂
正を行なう。If it is determined that only the symbol to which the flag is attached has an error, correction is performed using the result of this decoding.
（３） （１）で誤りが６個以上と判断きれた場合、Ｆ
Ｏフラグの数が４個ならば、）゛Ｏフラグの付加されて
いる４シンボルを消失としてＳ−Ｄ、Ｅ＝４の復号を行
ない、４シンボル訂正を行なう・
（４）（１）で誤シが３１ｔ！Ｌ１以上と判断され、Ｆ
Ｏフラグの数が５個以上の場合、Ｆｌフラグの数が３１
固ならば、ｔ”１フラグの付加されている３シンボルの
内の２シンボルを消失としてＳ＝１、Ｅ−２の復号を行
なう、そして、Ｆ１フラグの付加されているシンボルの
みに誤りがあると判断された場合には、この復号の結果
を用いて訂正を行なう。(3) If it is determined that there are six or more errors in (1), F
If the number of O flags is 4, ) ``The 4 symbols to which the O flag is attached are treated as erasures, and S-D, E = 4 decoding is performed, and 4 symbol correction is performed. (4) If the error occurs in (1), Shi is 31t! It was judged to be L1 or higher, and F
If the number of O flags is 5 or more, the number of Fl flags is 31.
If it is, S=1, E-2 is decoded by assuming that 2 out of 3 symbols to which the t”1 flag is attached are erased, and only the symbol to which the F1 flag is attached has an error. If it is determined that this is the case, correction is performed using the result of this decoding.
（５） （１）で誤りか６個以上と判断され、（２）〜
（４）の訂正条件に該当しない場合には訂正不能とする
。(5) If (1) is judged to be an error or 6 or more, (2) ~
If the correction conditions in (4) are not met, correction will not be possible.
このように、異なる榎号方歩によって２回の復号を行な
うことによって、１回の復号では訂正不能あるいは誤訂
正となる場合でも訂正可能である〃υえば前述した第４
図及び第５図の場合でも、第４図は（６）によって、第
５図は（１）によって訂正可ｉヒである・（１）〜（５
）によって削正できないのは、第１に示すように、Ｎ（
１＋’ｏ）−４ではフラグの付加されている誤シが２個
以上あシ、かつ、フラグの付加されていない誤シがある
場合のみである。さらに、このような場合でも、復号の
回数を増せば、Ｓ−１、Ｅ−２の復号を消失の位置を変
えて行なうことによって、任意６個の誤シまでは訂正Ｏ
Ｊ能とすることができる。また、（１）〜（５）では復
号を２回行なうように説明したが、２裡褪の異なる復号
を同時に行ない、復号後に最適な復号方法を判断し、最
適と判断した復号方法による復号結果によって誤り訂正
を行なうようにしてもよい。In this way, by performing decoding twice using different Enoki methods, it is possible to correct cases that cannot be corrected or are incorrectly corrected with one decoding.
Even in the case of Fig. 4 and Fig. 5, Fig. 4 can be corrected by (6), and Fig. 5 can be corrected by (1).
) cannot be reduced by N(
1+'o)-4 only applies when there are two or more erroneous lines with flags attached and there are erroneous lines with no flags attached. Furthermore, even in such a case, if the number of decodings is increased, by decoding S-1 and E-2 with different erasure positions, it is possible to correct up to six arbitrary errors.
It can be J Noh. In addition, in (1) to (5), it was explained that decoding is performed twice, but two different decodings are performed at the same time, and after decoding, the optimal decoding method is determined, and the decoding result by the decoding method determined to be optimal. Error correction may be performed by
第８図は、第７図に示しだ本発明の鳩り削正方法をさら
に詳細に説明したものである。同図において、２ （Ｆ
ｏ）、２（Ｆ＋ ）はＣ２復号ニｊ つ”Ｃ検出した誤
り位置とＦＯフラグ捷たはＦｌフラグの付加されている
位負の一致叔である。また、Ｆは訂正不能と判断したシ
ンボルに付加する訂正不能フラグであシ、Ｆ＝１の場合
には０２ブロツクのすべてのシンボルにフラグを付加し
、Ｆ−ＦＯの場合にはＦｏフラグの付加されているシン
ボルにのみフラグを付加する。Ｆフラグの付加されたシ
ンボルは、丹生時に平均値補間等によってｉＡＤ補正を
行なう、第８図に示したように、復号結果についてＣ１
復号で付加しだＦｏフラグ及びＩ！′１：ｙラグによっ
てチェックを行なうことによって誤ＷＪ正の確率を少な
くすることができ、誤シ訂正能力及び誤シ検出能カが共
に優れた誤シ訂正を行なうことができる・
本発明の誤シ訂正方法は、第１図に示した実施例の他に
も、２型打号化された誤り訂正符号であれば適用できる
。第９図及び第１０図は、本発明の誤り訂正方法の他の
一実施例である。FIG. 8 explains in more detail the dovetail cutting method of the present invention shown in FIG. 7. In the same figure, 2 (F
o), 2(F+) is the coincidence of the error position detected by C2 decoding and the position of the FO flag change or Fl flag added. Also, F is the symbol judged to be uncorrectable. In the case of F=1, the flag is added to all symbols of the 02 block, and in the case of F-FO, the flag is added only to the symbols to which the Fo flag is added. .The symbol to which the F flag is added is subjected to iAD correction by mean value interpolation, etc. at the time of Nyu, and as shown in Fig. 8, the decoding result is C1
The Fo flag and I! are added during decoding. '1: By checking with the y lag, it is possible to reduce the probability of incorrect WJ being correct, and it is possible to perform error correction with excellent error correction ability and error detection ability. In addition to the embodiment shown in FIG. 1, the error correction method can be applied to any type 2 encoded error correction code. 9 and 10 show another embodiment of the error correction method of the present invention.
１１は情報ワード、１２は第１の検査ワード、１３は第
２の検査ワードである。符号化は、まず、２４個（７）
ｔ＊ 報’；７−ドｖｖｉ ｏ 〜ｖｖｉ、 ２３
（ｉ −ｏ 〜２９）に対して第１の検査ワードリ１０
””’ ＱＬ、 ７を付加し０２ブロツク１５とする。11 is an information word, 12 is a first check word, and 13 is a second check word. First, the encoding consists of 24 pieces (7)
t* Report'; 7-devvio ~vvi, 23
The first test word library 10 for (i − o ~ 29)
""' QL, 7 is added to make 02 block 15.
次に、３０個の情報ワ−）”ＷＯ，Ｊ〜Ｗ２９．）’
（Ｊ −０〜２３）または３゜個の １の検査ワードＱ
ｏ、 ｋ−Ｃ２９，＆（Ａ ＝ ０〜７）に対して ２
の検査ワードＰθノ、Ｐす（ノー０〜６１）を付加しＱ
ｌ、ブロック１４とする。Next, 30 information words)"WO, J~W29.)'
(J -0~23) or 3° 1 test word Q
o, k-C29, & (A = 0-7) 2
Add the test words Pθ, Psu (no 0 to 61) to Q
l, block 14.
復号時には、Ｃ１ブロックで誤り検出及び誤り訂正を行
なった後に、Ｃ２フロックで誤り検出及び誤シ訂正を行
なった後に、Ｃ２ブロックで誤シ検出及び誤シ訂正を行
なう。During decoding, error detection and error correction are performed in the C1 block, error detection and error correction are performed in the C2 block, and then error detection and error correction are performed in the C2 block.
Ｃ１ブロックでは符号長３２・検査ワード数２最小距離
３．のリード・ソロモン符号を用いている。したがって
、１シンボルの誤り訂正が可能であり、Ｃ１復号は第２
図の場合ど同じになる。In the C1 block, the code length is 32, the number of check words is 2, the minimum distance is 3. A Reed-Solomon code is used. Therefore, one symbol error correction is possible, and C1 decoding is performed by the second
It is the same in the case of the figure.
また、Ｃ２ブロックでは符号長３２、検査ワード数８、
最小距離９のリードソロモン符号を用いている。したが
って、
２ Ｓ ＋’Ｅ≦８
の範囲で誤シ訂正を行なうことができる。以下、第１０
図に示したフローチャートに従って０２ （ｉ号の手順
を説明する。In addition, in the C2 block, the code length is 32, the number of check words is 8,
A Reed-Solomon code with a minimum distance of 9 is used. Therefore, error correction can be performed within the range of 2 S +'E≦8. Below, the 10th
The procedure of No. 02 (i) will be explained according to the flowchart shown in the figure.
（１ン まず、Ｓ＝４．Ｅ−ｏとして復号を行なう。(1) First, perform decoding with S=4.E-o.
コレニより、任意の位１６．にある４シンボルノ誤シの
位置を検出できる。誤シが６個以下と判断された場合、
または、誤シが４個で誤訂正の可能性が少ないと判断さ
れた場合には誤り訂正を行なう。From Koreni, any number 16. The position of the four symbols in error can be detected. If it is determined that there are 6 or fewer errors,
Alternatively, if there are four errors and it is determined that there is little possibility of error correction, error correction is performed.
（２） （１）で誤りが５個以上と判断された場合、ハ
フラグの数が４個ならば、ｐｏフラグの付加されている
４シンボルを消失として Ｓ−２゜Ｅ’−４の復号を行
ない、検出された誤シが２個以下ならは誤シ訂正を行な
う。(2) If it is determined that there are 5 or more errors in (1), and the number of half flags is 4, decode S-2゜E'-4 by assuming that the 4 symbols with po flags are erased. If the number of detected errors is two or less, error correction is performed.
（３）（りで誤りが５個以上と判断された場合、ＦＯフ
ラグの数が５個ならば％ＦＯフラグの付加されている５
シンボルを消失として ５−ＩＥ−５の復号を行ない、
検出された誤りが１個以下ならば誤シ訂正を行なう。(3) (If it is determined that there are 5 or more errors, if the number of FO flags is 5, %FO flags are added.
Perform 5-IE-5 decoding with symbols erased,
If the number of errors detected is one or less, error correction is performed.
（４） （１）で誤りが５個以上と判断された場合、Ｆ
Ｏフラグの数が６個ならば、ＦＯフラグの付加されてい
るるシンボルを消失として Ｓ−１゜Ｂ−６の復号を行
ない、検出された誤シが１個以下力らは誤シ訂正を行な
う。(4) If it is determined that there are 5 or more errors in (1), F
If the number of O flags is 6, the symbols to which the FO flag is attached are treated as erasures, and S-1°B-6 is decoded, and if less than one error is detected, error correction is performed. Let's do it.
（５） （１）で誤りが５個以上と判断された場合、Ｆ
０フラグの数が７個ならば、ＦＯフラグの付加されてい
る７シンボルの内の６シンボルを消失として ｓ−ｉ、
Ｅ−６の一復号を行ない、フラグの付加されているシン
ボルのみに誤ｐがあると判断された場合には誤シ訂正を
行なう。(5) If it is determined that there are 5 or more errors in (1), F
If the number of 0 flags is 7, 6 symbols out of 7 symbols to which FO flags are attached are assumed to be erasures, s-i,
E-6 is decoded, and if it is determined that there is an error p only in the symbol to which the flag is attached, error correction is performed.
（＜５） （１）で誤りが５個以上と判断された場合、
Ｆ。(<5) If it is determined that there are 5 or more errors in (1),
F.
フラグの数が８個ならば、ＦＯフラグの付加されている
８シンボルを消失として Ｓ＝ｏ。If the number of flags is 8, the 8 symbols to which the FO flag is attached are considered to be lost, S=o.
Ｅ−８の復号を行ない、８シンボルｉｌ正を行なう。E-8 is decoded and 8 symbols are corrected.
（７） （１）〜（６）の訂正条件に該当しない場合に
は訂正不能とする。(7) If the correction conditions in (1) to (6) are not met, correction will not be possible.
次に、本発明の誤シ訂正方法により誤シ訂正を行なう誤
シ訂正装置について第１１図により説明する。Next, an error correction apparatus that performs error correction using the error correction method of the present invention will be described with reference to FIG.
第１１図は、誤シ訂正装置のプロ、り図である。FIG. 11 is a professional diagram of the error correction device.
同図において、１７〜１９はパスライン、２０はシンド
ローム生成回路、２１．２２はＲＯＭ 、 ２５．２７
゜２９はＲＡＭ、２４は演算回路、２６はカウンタ、２
８は比較回路、５０は条件判陣Ｔ回路、３１はグログラ
ムＲ，ＯＭ、３２はアドレスカウンタである。In the figure, 17 to 19 are pass lines, 20 is a syndrome generation circuit, 21.22 is a ROM, 25.27
゜29 is RAM, 24 is an arithmetic circuit, 26 is a counter, 2
8 is a comparison circuit, 50 is a condition judgment T circuit, 31 is a grogram R, OM, and 32 is an address counter.
本回路は、３本のパスライン及びそのノくスラインに接
続されている回路と、プログラムによ、ＣＧ回路の動作
をコントロールするコントロール回路によシ構成されて
いる。ノくスライン１７は受信信号や誤シバターン等の
データをやシとシするデータバス、パスライン１８はデ
ータ装置（ロケーション）等のデータをやりとシする。This circuit consists of three pass lines, a circuit connected to the cross line, and a control circuit that controls the operation of the CG circuit according to a program. The cross line 17 is a data bus for transmitting data such as received signals and erroneous data turns, and the pass line 18 is for transmitting data from data devices (locations) and the like.
ロケーションバス、パスライン１９はデータに付加され
るフラグのデータをやりと９するフラグノくスである。A location bus or path line 19 is a flag node for transmitting flag data added to data.
まだ、各バスには、それぞれデータ入出力端子６８、ロ
ケーション入出力端子３９、フラグ入出力端子４０が接
続されている・シンドローム生成回路２０は、データ入
出力端子１２よシ入力された受信信号によシンドローム
を生成する。The data input/output terminal 68, the location input/output terminal 39, and the flag input/output terminal 40 are still connected to each bus.The syndrome generation circuit 20 receives the received signal input from the data input/output terminal 12. Generate a yo syndrome.
演算回路２４は、上記シンドローム生成回路で生成され
たシンドロームによって誤り位置及び誤りパターンをめ
るだめの演算を行なうものである。演算回路では、（１
”（υ０上での乗其除算及び加算を行なう。The arithmetic circuit 24 performs arithmetic operations to determine the error position and error pattern based on the syndrome generated by the syndrome generation circuit. In the arithmetic circuit, (1
”(Multiply, divide, and add on υ0.
ＲＡＭ２５は、シンドロームや演算回路２５での演算結
果を記憶しておくだめのものである。The RAM 25 is used to store syndromes and calculation results from the calculation circuit 25.
また、２３は８人力ＯＲ回路であシ、データバス１７上
のデータが気０〃かどうかを判断するだめのものである
。Further, 23 is an 8-man OR circuit, which is used to judge whether the data on the data bus 17 is 0 or not.
ＲＯＭ ２１．２２はデータバス１７とロケーションバ
ス１８の間のデータ変換を行なうためのＲＯＭである。ROMs 21 and 22 are ROMs for converting data between data bus 17 and location bus 18.
すなわち、データバス上ではデータはベクトル表現で取
扱われており、ロケーションバス上ではべき表現で取扱
われている。That is, data is handled in vector representation on the data bus, and data is handled in power representation on the location bus.
したがって、データバス１７とロケーションバス１８の
間でデータのやシとりを行なう場合には、ＲＯＭ ２１
またはＲＯＭ２２によってデータの変換を行なう必要が
ある。Therefore, when transferring data between the data bus 17 and the location bus 18, the ROM 21
Alternatively, data must be converted by the ROM 22.
カウンタ２６は１ブロツク内のフラグ数をカラ第
ン卜するものである。 ２０儂号では、カウンタ２６で
Ｆｏ、 Ｆｔの数をカウントし、その数を比較回路２８
によって所定の数と比較し、何ワードの訂正を行なうか
、あるいは訂正を行なうか訂正を行なわないで訂正不能
とするか等の判断を行なう。The counter 26 counts the number of flags in one block. In No. 20, the counter 26 counts the number of Fo and Ft, and the number is sent to the comparison circuit 28.
This is compared with a predetermined number to determine how many words to correct, or whether to make corrections or not to make corrections possible.
ＲＡＭ ２７は、カウンタ２６でカウントしてフラグ数
や誤シ位置等を記憶しておくためのものである。また、
比較回路２８は、上述したフラグ数と所定の数の比較や
、復号処理途中におけるデータと定数の比較に用いられ
る。The RAM 27 is for counting by the counter 26 and storing the number of flags, erroneous positions, etc. Also,
The comparison circuit 28 is used to compare the above-mentioned number of flags with a predetermined number, and to compare data with a constant during the decoding process.
ＲＡＭ ２９は、第２の復号においてデータに付加され
ている第１の復号の結果を示すフラグＦＯ１ＦｌをＨ己
憶しておくものである。ＲＡＭ２９にＨ己憶されている
フラグの状況は、復号によってめられた誤シ位置におけ
るフラグの有無をチェックするために用いられる。The RAM 29 is for storing a flag FO1Fl indicating the result of the first decoding, which is added to the data in the second decoding. The flag status stored in the RAM 29 is used to check the presence or absence of a flag at an erroneous position detected by decoding.
条件判断回路３０は、ＯＲ回路２６や比較回路２８で判
断された結果やＲＡＭ ２９に記憶されているフラグの
状況に基づいてプログラムの分岐を行なうかどうかを判
断するものである。The condition determination circuit 30 determines whether or not to branch the program based on the results determined by the OR circuit 26 and the comparison circuit 28 and the status of flags stored in the RAM 29.
プログラムＲＯＭ６１は、上述した各回路をコントロー
ルして復号を行なうだめのプログラムを記憶しておくも
のである。６５は、ｆ（、ＡＭのアドレスの決定や各パ
スライン及び比較ｌ！２１路へ入力する定数を決める信
号である。３４はプログラムの分岐を行なう場合の条件
を決める信号であり条件ｆ８ＩＪ断回跪６０では６４の
同各とＯＲ回路２３、比較回路２８ 、Ｉ（ＡＭ ２９
寺の状況を比較して分岐を行なうかどうかを決定する。The program ROM 61 stores programs for controlling and decoding each of the circuits described above. 65 is a signal that determines the address of f(, AM, and constants input to each path line and comparison l!21 path. 34 is a signal that determines the conditions for branching the program, and the condition f8IJ disconnection In the kneeling 60, each of 64, the OR circuit 23, the comparison circuit 28, I (AM 29
Compare the status of the temples and decide whether to branch out.
３５け分岐する場合の分岐先を決める信号である。まだ
、３６は谷バスに接続されているバッファ及びレジスタ
を制御する信号である。This signal determines the branch destination when branching 35 times. Still, 36 are signals that control the buffers and registers connected to the valley bus.
カウンタ３２は、プログラムのアドレスをコントロール
するものである。このカウンタは、マスタークロック人
力４１より入力されるクロックによシブログラムＲＯＭ
３１のアドレスを進め、プログラムを実行させる。捷だ
、プログラムの分岐を行なう場合には、分岐砧令３７に
より分岐先アドレス３５をカウンタにロードし、プログ
ラムを分岐させる。なお、入力端子４２は、プログラム
スタート時にカウンタ６２をリセットする信号を入力す
るものである。The counter 32 controls the address of the program. This counter is controlled by the clock input from the master clock 41.
31 address and execute the program. If the program is to be branched, the branch destination address 35 is loaded into the counter by the branch instruction 37, and the program is branched. Note that the input terminal 42 is used to input a signal for resetting the counter 62 at the time of program start.
誤シ訂正を行なう手順としては、まず、受信信号を入力
し、シンドロームの生成を行ない、０２Ｊ号ではフラグ
数のカウント、フラグの状態のＲＡＭ ２９への記憶を
行なう。次にプログラムによシ復号を行ない、誤シ位置
及び誤シバターンをめ、誤シデータの訂正を行なう、ま
た、０１復号及びＣ２復号において訂正不能となった場
合には、フラグ入出力４０よシデータに付加するフラグ
を出力する。The procedure for correcting errors is to first input a received signal, generate a syndrome, and in No. 02J, count the number of flags and store the state of the flags in the RAM 29. Next, the program decodes the erroneous digits, finds the erroneous digit position and erroneous digit pattern, and corrects the erroneous digit data.If correction becomes impossible in 01 decoding and C2 decoding, the flag input/output 40 is used to correct the erroneous digit data. Outputs the flag to be added.
以上述べたように、本発明の賜り訂正装置では、プログ
ラムによシ谷回路をコントロールする方式を用いており
、回路規模が小さく、また異なる誤シ引正符号の復号に
対してもプログラムの変更のみによって対処できる。As described above, the error correction device of the present invention uses a method to control the valley circuit by a program, and the circuit scale is small, and the program can be changed for decoding different error error positive codes. It can be dealt with only by
本発明によれば、２重符号化された誤り訂正符号の能力
を最大限に活用することができ、誤り訂正能力及びｘｂ
検出能力を向上させることができる。According to the present invention, it is possible to make maximum use of the ability of the double-encoded error correction code, and the error correction ability and xb
Detection ability can be improved.
第１図は２厘符号化された誤り訂正符ちのデータ配列を
示す図、第２図はＣ１復号のフローチャート図、第３図
は従来のＣ２復号のフローチャート図、第４図〜第６図
はｃ２ブロックでフラグが４個ある場合の誤シバターン
図、第７図は本発明の０２復号の７０−チャート図、第
８図鴎７図の詳細な説明を示す図、第９図は２重符号化
された誤シ訂正符号の他の一例を示す図、第１０図は本
発明を第９図の符号に適用した場合のＣ２復号のフロー
チャート図、第１１図は木兄明の誤シ訂正回路のブロッ
ク図である。
２０・・・・・・シンドローム生成回路２１、２２・・
・・・・）ｔ、０Ｍ
２３・・・・・・ＯＲ回路
２４・・・・・・演算回路
２５、 ２７． ２９ ・・・・・・ＲＡＭ２６・・・
・・・カウンタ
２８・・・・・・比較回路
３０・・・・・・条件判断囲路
３１・・・・・・プログラム）ＬＯＭ
３２・・・・・・アドレスカウンタ
第１図
第Ｚ 図
第３ 図
茎＋劇
第５図
第２ 図Figure 1 is a diagram showing the data array of a 2-bit encoded error correction code, Figure 2 is a flowchart of C1 decoding, Figure 3 is a flowchart of conventional C2 decoding, and Figures 4 to 6 are An incorrect Shiba turn diagram when there are four flags in the c2 block, Figure 7 is a 70-chart diagram of 02 decoding of the present invention, Figure 8 is a diagram showing a detailed explanation of Figure 7, and Figure 9 is a double code Figure 10 is a flowchart of C2 decoding when the present invention is applied to the code in Figure 9, and Figure 11 is Akira Kinie's error correction circuit. FIG. 20...Syndrome generation circuit 21, 22...
...)t, 0M 23...OR circuit 24...Arithmetic circuit 25, 27. 29...RAM26...
... Counter 28 ... Comparison circuit 30 ... Condition judgment circuit 31 ... Program) LOM 32 ... Address counter Fig. 1 Fig. Z Fig. 3 Figure Stem + Drama Figure 5 Figure 2
Claims (1)
ワードに対して最小距離がｄｌである符号により生成し
た複数の第１の検査ワードにょシ第１の符号ブロックが
形成され、夫々異なる第１の符号ブロックに含まれる複
数の情報ワード及び複数の第１の検査ワードよシなる第
２の配列状態における複数の情報ワード及び複数の第１
の検査ワードと、上記複数の情報ワード及び複数の第１
の検査ワードに対して最小距離がｄ２である符号によシ
生成した複数の第２の検査ワードによシ第２の符号ブロ
ックが形成される符号飴の復号を行なう誤り訂正方式に
おいて、第１の復号として第２の符号ブロックに対して
誤シ検出及び２ Ｓｌ≦ ｄ２−１となるＳｓシンボル
の訂正を行ない１．同時に復号の状態を示すフラグを付
加し、第２０復号として第１の符号ブロックに対して誤
シ検出及び２８２ ＋Ｅ≦ｄ１７１となる任意の８２シ
ンボルの誤りと該フラグの付加されたＥシンボルの誤シ
の訂正を複数の８２及びＥについて行ない、該複数の訂
正結果よシ訂正能力が＾く誤訂正の確率の少ないＳ２及
びＥを判断し、その８２及びＥにおける訂正結果によっ
て第２の復号における誤り訂正を行なうことを特徴とす
る誤９訂正方法。 ２、特許請求の範囲第１項記載の誤シ訂正方法によって
誤シ訂正を行なう装置で、入力信号よりシンドロームを
生成するシンドローム生成回路と、前記シンドローム生
成回路で生成されたシンドロームの値またはシンドロー
ムの値とフラグの付加されたワードの位１度を用いてガ
ロア体上の加舞、・除算及び加算を行なう演ｐ、回路と
、ガロア体の任意の元αｔにおいてαｔよシｔをめる及
び／またはｔよりαｔをめる変換回路と入力された各ワ
ードに付加されているｍＭの種類のフラグの数を数える
カウンタと、咳シンドロームの値、演其回路で演其され
た結果、前記変換回路で変換された結果ｓ ＲＩＪ記フ
ラフラグ加されている入力ワードの位置カウンタでカワ
ノドされたフラグの数及び前記入力信号に付加されてい
るフラグを記憶する記憶回路と、前記演算回路、前記変
換回路及び前記記憶回路を制御して誤り訂正動作を行な
うプログラムを記憶しているプログラム記憶回路と、該
プログラム及びフラグの付加されている状態等によシ上
記プログラム記憶回路のアドレスを制御する制御回路よ
りなることを特徴とする誤り訂正装置。[Claims] 1. A first code block containing a plurality of first check words generated by a code having a minimum distance dl between a plurality of information words in a first arrangement state and the information words. is formed, and a plurality of information words and a plurality of first check words are formed in a second arrangement state including a plurality of information words and a plurality of first check words respectively included in different first code blocks.
the plurality of information words and the plurality of first
In an error correction method for decoding a code block, a second code block is formed by a plurality of second check words generated by a code whose minimum distance is d2 with respect to a check word. As decoding, error detection and correction of Ss symbols such that 2 Sl≦d2-1 are performed on the second code block.1. At the same time, a flag indicating the decoding status is added, and as the 20th decoding, error detection is performed for the first code block, and an error of any 82 symbols where 282 +E≦d171 is detected, and an error of the E symbol to which the flag is attached is detected. S2 and E are corrected for a plurality of 82 and E, and based on the correction results, S2 and E with high correction ability and low probability of erroneous correction are determined. An error 9 correction method characterized by performing error correction. 2. An apparatus that performs error correction using the error correction method according to claim 1, which includes a syndrome generation circuit that generates a syndrome from an input signal, and a syndrome value or syndrome generated by the syndrome generation circuit. Operations p and circuits that perform operations, division, and addition on a Galois field using the digit 1 degree of a word with a value and a flag added, and a circuit that calculates αt by αt in an arbitrary element αt of the Galois field. /or a conversion circuit that subtracts αt from t; a counter that counts the number of mm type flags added to each input word; and a cough syndrome value, the result calculated by the calculation circuit, and the conversion circuit. a memory circuit for storing the number of flags converted by the position counter of the input word to which the RIJ flag has been added and the flag added to the input signal; the arithmetic circuit; and the conversion circuit; and a program storage circuit that stores a program that controls the storage circuit to perform an error correction operation, and a control circuit that controls the address of the program storage circuit depending on the program and the state in which a flag is attached. An error correction device characterized by:
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202602A JPH0812612B2 (en) | 1983-10-31 | 1983-10-31 | Error correction method and apparatus |
| US06/665,378 US4646301A (en) | 1983-10-31 | 1984-10-26 | Decoding method and system for doubly-encoded Reed-Solomon codes |
| KR1019840006733A KR880000426B1 (en) | 1983-10-31 | 1984-10-29 | Decoding method and system for double-encoded reed-solomon codes |
| CA000466564A CA1220869A (en) | 1983-10-31 | 1984-10-30 | Decoding method and system for doubly-encoded reed- solomon codes |
| EP84113116A EP0140381B1 (en) | 1983-10-31 | 1984-10-31 | Decoding method and system for doubly-encoded reed-solomon codes |
| DE8484113116T DE3484223D1 (en) | 1983-10-31 | 1984-10-31 | DECODING METHOD AND SYSTEM FOR DOUBLE-CODED REED SOLOMON CODES. |
| AT84113116T ATE61494T1 (en) | 1983-10-31 | 1984-10-31 | DECODING METHOD AND SYSTEM FOR REED-SOLOMON DOUBLE ENCODED CODES. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202602A JPH0812612B2 (en) | 1983-10-31 | 1983-10-31 | Error correction method and apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6095640A true JPS6095640A (en) | 1985-05-29 |
| JPH0812612B2 JPH0812612B2 (en) | 1996-02-07 |
Family
ID=16460159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202602A Expired - Lifetime JPH0812612B2 (en) | 1983-10-31 | 1983-10-31 | Error correction method and apparatus |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4646301A (en) |
| EP (1) | EP0140381B1 (en) |
| JP (1) | JPH0812612B2 (en) |
| KR (1) | KR880000426B1 (en) |
| AT (1) | ATE61494T1 (en) |
| CA (1) | CA1220869A (en) |
| DE (1) | DE3484223D1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134867A (en) * | 1985-12-09 | 1987-06-17 | Hitachi Ltd | Error correction system |
| WO2007026848A1 (en) * | 2005-09-01 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | Error correction method |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU610987B2 (en) * | 1983-12-20 | 1991-05-30 | Sony Corporation | Method and apparatus for decoding error correction code |
| EP0426657B1 (en) * | 1983-12-20 | 1999-03-10 | Sony Corporation | Method and apparatus for decoding error correction code |
| JPS61154227A (en) * | 1984-12-26 | 1986-07-12 | Mitsubishi Electric Corp | Two-stage coding method |
| ATE78383T1 (en) * | 1985-05-21 | 1992-08-15 | Sony Corp | ARRANGEMENT FOR DECODING AN ERROR CORRECTING CODE. |
| US4706250A (en) * | 1985-09-27 | 1987-11-10 | International Business Machines Corporation | Method and apparatus for correcting multibyte errors having improved two-level code structure |
| JPS62120670A (en) * | 1985-11-20 | 1987-06-01 | Sony Corp | Method for correcting error of data |
| JPS62177768A (en) * | 1986-01-31 | 1987-08-04 | Sony Corp | Error correcting device |
| JPS62180617A (en) * | 1986-02-04 | 1987-08-07 | Victor Co Of Japan Ltd | Parity generation circuit |
| JPS62234426A (en) * | 1986-04-04 | 1987-10-14 | Sony Corp | Error correction method |
| US5003539A (en) * | 1986-04-11 | 1991-03-26 | Ampex Corporation | Apparatus and method for encoding and decoding attribute data into error checking symbols of main data |
| EP0263175A4 (en) * | 1986-04-11 | 1991-11-21 | Ampex Corporation | Apparatus and method for encoding and decoding attribute data into error checking symbols of main data |
| JPS62251949A (en) * | 1986-04-25 | 1987-11-02 | Mitsubishi Electric Corp | Error correcting method for memory device |
| NL8601446A (en) * | 1986-06-05 | 1988-01-04 | Philips Nv | METHOD AND DEVICE FOR DECODING A BLOCK OF CODE SYMBOLS DIVIDED IN TWO WAYS OF CODEWORDS EACH PROTECTED BY A MINIMUM REMOTE SAVABLE CODE. |
| DE3751958T2 (en) * | 1986-09-30 | 1997-04-10 | Canon K.K., Tokio/Tokyo | Error correction device |
| JP2526875B2 (en) * | 1986-11-05 | 1996-08-21 | ソニー株式会社 | Digital information recorder |
| AU622626B2 (en) * | 1987-06-03 | 1992-04-16 | Sony Corporation | Method of processing data |
| JP2563389B2 (en) * | 1987-11-13 | 1996-12-11 | 松下電器産業株式会社 | Error detection and correction method |
| US4866719A (en) * | 1988-03-21 | 1989-09-12 | Sony Corporation | System and method for performing error correction on still frame audio tape format video signals |
| JP3153995B2 (en) * | 1989-07-29 | 2001-04-09 | ソニー株式会社 | Decryption device |
| US5224106A (en) * | 1990-05-09 | 1993-06-29 | Digital Equipment Corporation | Multi-level error correction system |
| WO1992013344A1 (en) * | 1991-01-22 | 1992-08-06 | Fujitsu Limited | Error correction processing device and error correction method |
| US5416804A (en) * | 1991-08-21 | 1995-05-16 | U.S. Philips Corporation | Digital signal decoder using concatenated codes |
| JP2824474B2 (en) * | 1992-02-17 | 1998-11-11 | 三菱電機株式会社 | Error correction system and decoder using this error correction system |
| US5771245A (en) * | 1992-03-20 | 1998-06-23 | Xerox Corporation | Process for independently protecting two dimensional codes from one or more burst errors patterns |
| US5373511A (en) * | 1992-05-04 | 1994-12-13 | Motorola, Inc. | Method for decoding a reed solomon encoded signal with inner code and apparatus for doing same |
| GB2270811B (en) * | 1992-09-17 | 1996-02-07 | Sony Broadcast & Communication | Video data compression |
| GB2295753B (en) * | 1992-09-17 | 1996-10-16 | Sony Uk Ltd | Data coding |
| KR950002304B1 (en) * | 1992-10-07 | 1995-03-16 | 삼성전자주식회사 | Multi-error correction method |
| US5412667A (en) * | 1993-07-08 | 1995-05-02 | Commodore Electronics Limited | Decoder for cross interleaved error correcting encoded data |
| KR950010768B1 (en) * | 1993-10-20 | 1995-09-22 | 주식회사 Lg전자 | Error correction code decoding apparatus and method |
| JP3154607B2 (en) * | 1993-12-28 | 2001-04-09 | 三菱電機株式会社 | Error correction decoding apparatus and error correction decoding method |
| US5771244A (en) * | 1994-03-09 | 1998-06-23 | University Of Southern California | Universal Reed-Solomon coder/encoder |
| JP3328093B2 (en) * | 1994-07-12 | 2002-09-24 | 三菱電機株式会社 | Error correction device |
| US5591527A (en) * | 1994-11-02 | 1997-01-07 | Minnesota Mining And Manufacturing Company | Optical security articles and methods for making same |
| TW311189B (en) * | 1996-09-30 | 1997-07-21 | United Microelectronics Corp | The error-corrected decoding method and its apparatus for Reed-Soloman code |
| US5920578A (en) * | 1997-04-23 | 1999-07-06 | Cirrus Logic, Inc. | Method and apparatus for efficiently processing a multi-dimensional code |
| GB2368754B (en) * | 2000-10-31 | 2004-05-19 | Hewlett Packard Co | Error detection and correction |
| US7389463B2 (en) * | 2001-05-29 | 2008-06-17 | Thomson Licensing | Hierarchical block coding for a packet-based communications system |
| FR2838580B1 (en) * | 2002-04-12 | 2005-04-01 | Canon Kk | LOW COST METHODS AND DEVICES FOR DECODING PRODUCED CODES |
| JP2004186856A (en) * | 2002-12-02 | 2004-07-02 | Pioneer Electronic Corp | Error-correcting system, apparatus and program |
| US7228490B2 (en) * | 2004-02-19 | 2007-06-05 | Quantum Corporation | Error correction decoder using cells with partial syndrome generation |
| EP1645930B1 (en) * | 2004-10-11 | 2019-09-04 | Texas Instruments Incorporated | Method and system for detecting a security violation using an error correction code |
| US7734984B2 (en) * | 2006-04-13 | 2010-06-08 | Trident Microsystems (Far East) Ltd. | Erasures assisted block code decoder and related method |
| EP1887446A1 (en) * | 2006-08-02 | 2008-02-13 | Siemens Aktiengesellschaft | Method for serial asynchronous transfer of data in an arrangement for the surveillance, control and regulation of a technical installation of a building automation system |
| US10243587B2 (en) | 2017-02-08 | 2019-03-26 | Hewlett Packard Enterprise Developmetn LP | Managing results from list decode methods |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116149A (en) * | 1978-01-17 | 1979-09-10 | Mitsubishi Electric Corp | Coder and decoder system |
| JPS5710561A (en) * | 1980-06-20 | 1982-01-20 | Sony Corp | Error correcting method |
| JPS58111539A (en) * | 1981-12-25 | 1983-07-02 | Sony Corp | Error correcting method |
| JPS58123253A (en) * | 1982-01-19 | 1983-07-22 | Sony Corp | Error correcting device |
| JPS58161048A (en) * | 1982-03-19 | 1983-09-24 | Pioneer Electronic Corp | Data decoding system |
| JPS58171144A (en) * | 1982-04-01 | 1983-10-07 | Mitsubishi Electric Corp | Decoding device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4162480A (en) * | 1977-01-28 | 1979-07-24 | Cyclotomics, Inc. | Galois field computer |
| JPS56127908A (en) * | 1980-03-10 | 1981-10-07 | Victor Co Of Japan Ltd | Wrong-correction preventing system for digital signal reproducer |
| JPS574629A (en) | 1980-05-21 | 1982-01-11 | Sony Corp | Data transmitting method capable of correction of error |
| CA1161565A (en) * | 1980-06-20 | 1984-01-31 | Yoichiro Sako | Method of error correction |
| JPS5710558A (en) * | 1980-06-20 | 1982-01-20 | Sony Corp | Error correcting method |
| CA1170776A (en) * | 1980-07-18 | 1984-07-10 | Yoichiro Sako | Method of error correction of blocks of data |
| US4397022A (en) * | 1981-01-30 | 1983-08-02 | Weng Ming I | Weighted erasure codec for the (24, 12) extended Golay code |
| JPS5829237A (en) * | 1981-08-14 | 1983-02-21 | Sony Corp | Error correcting method |
-
1983
- 1983-10-31 JP JP58202602A patent/JPH0812612B2/en not_active Expired - Lifetime
-
1984
- 1984-10-26 US US06/665,378 patent/US4646301A/en not_active Expired - Lifetime
- 1984-10-29 KR KR1019840006733A patent/KR880000426B1/en not_active IP Right Cessation
- 1984-10-30 CA CA000466564A patent/CA1220869A/en not_active Expired
- 1984-10-31 EP EP84113116A patent/EP0140381B1/en not_active Expired - Lifetime
- 1984-10-31 AT AT84113116T patent/ATE61494T1/en active
- 1984-10-31 DE DE8484113116T patent/DE3484223D1/en not_active Expired - Lifetime
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54116149A (en) * | 1978-01-17 | 1979-09-10 | Mitsubishi Electric Corp | Coder and decoder system |
| JPS5710561A (en) * | 1980-06-20 | 1982-01-20 | Sony Corp | Error correcting method |
| JPS58111539A (en) * | 1981-12-25 | 1983-07-02 | Sony Corp | Error correcting method |
| JPS58123253A (en) * | 1982-01-19 | 1983-07-22 | Sony Corp | Error correcting device |
| JPS58161048A (en) * | 1982-03-19 | 1983-09-24 | Pioneer Electronic Corp | Data decoding system |
| JPS58171144A (en) * | 1982-04-01 | 1983-10-07 | Mitsubishi Electric Corp | Decoding device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134867A (en) * | 1985-12-09 | 1987-06-17 | Hitachi Ltd | Error correction system |
| WO2007026848A1 (en) * | 2005-09-01 | 2007-03-08 | Matsushita Electric Industrial Co., Ltd. | Error correction method |
| JPWO2007026848A1 (en) * | 2005-09-01 | 2009-03-26 | パナソニック株式会社 | Error correction method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0140381A3 (en) | 1987-09-02 |
| EP0140381A2 (en) | 1985-05-08 |
| EP0140381B1 (en) | 1991-03-06 |
| KR880000426B1 (en) | 1988-03-22 |
| US4646301A (en) | 1987-02-24 |
| CA1220869A (en) | 1987-04-21 |
| DE3484223D1 (en) | 1991-04-11 |
| KR850003096A (en) | 1985-05-28 |
| ATE61494T1 (en) | 1991-03-15 |
| JPH0812612B2 (en) | 1996-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6095640A (en) | Method and device for correcting error | |
| AU603641B2 (en) | Error correction method using reed-solomon code | |
| JPH084233B2 (en) | Error correction code decoding device | |
| CN113491080B (en) | Multimode channel coding | |
| US4897839A (en) | Coding and decoding method | |
| US20060031742A1 (en) | Decoding device and decoding method | |
| US8612842B2 (en) | Apparatus for generating a checksum | |
| TW201710893A (en) | Method for decoding an error correction code, and associated decoding circuit | |
| JPS632370B2 (en) | ||
| US7266760B1 (en) | Method and apparatus for calculating cyclic redundancy checks for variable length packets | |
| KR100330102B1 (en) | Method for correcting errors and erasures in digital information and apparatus suitable for implementing the method | |
| US20170207799A1 (en) | Method and apparatus for identification and compensation for inversion of input bit stream in ldpc decoding | |
| JPH058610B2 (en) | ||
| US5155734A (en) | Error correcting device | |
| RU2542665C1 (en) | Device of data storage and transmission with detection and correction of errors in information bytes | |
| JPS62134867A (en) | Error correction system | |
| JP2518827B2 (en) | Encoding / decoding device | |
| KR20080099806A (en) | Industrial controller | |
| JPH06244741A (en) | Error correcting method | |
| JPH0636286B2 (en) | Error correction method and apparatus | |
| JP2500141B2 (en) | Error correction method and apparatus | |
| JPH0827731B2 (en) | Error correction method and apparatus | |
| JPH08111647A (en) | Decoder of single error correction and multiplex error detection bch code | |
| RU147518U1 (en) | STORAGE AND TRANSMISSION DEVICE FOR DETECTION AND CORRECTION OF ERRORS IN INFORMATION BYtes | |
| KR100219524B1 (en) | Method for correcting error of product code |