KR940002112B1 - Bch decoder for correcting both random and burst errors - Google Patents

Bch decoder for correcting both random and burst errors Download PDF

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KR940002112B1
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error
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아쓰히로 야마끼시
도오루 이노우에
도꾸미찌 무라가미
고우다로우 아사이
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미쓰비시 뎅끼 가부시끼가이샤
시기 모리야
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Abstract

내용 없음.No content.

Description

복합 오류 정정 BCH 복호(復號)회로Complex Error Correction BCH Decoding Circuit

제1도는 이 발명의 한 실시예에의한 복합 오류 정정 BCH 복호회로를 표시하는 블록도.1 is a block diagram showing a complex error correction BCH decoding circuit according to an embodiment of the present invention.

제2도는 이 발명의 한 실시예에 있어서 랜덤 오류 정정부(7)의 상세한 표시한 블록도.2 is a detailed block diagram of the random error correction unit 7 according to an embodiment of the present invention.

제3도는 이 발명의 한 실시예에 있어서 버스트(Burst)오류 정정부(5)의 상세를 표시한 블록도.3 is a block diagram showing details of a burst error correcting section 5 in one embodiment of the present invention.

제4도는 이 발명의 한 실시예에 있어서 버스트 오류 정정부, 랜덤오류정정부의 각각의 복호결과를 사용하여 통신로의 상황을 파악하여 통신로의 상황을 판단하는 기준을 내장한 출력선택 회로(6)의 상세도.4 is an output selection circuit incorporating a criterion for determining a situation of a communication path by identifying a situation of a communication path using respective decoding results of a burst error correcting unit and a random error correction unit according to an embodiment of the present invention. 6) detail view.

제5도는 이 발명의 한 실시예에 있어서 출력 선택제어 회로에 내장된 출력선택 회로를 제어하는 기준과 최종적인 복호 상태를 표시하는 정정 불능 검출단자에의 출력을 결정하는 기준을 표시한 표.5 is a table showing criteria for controlling an output selection circuit built in an output selection control circuit and a criterion for determining an output to an uncorrectable detection terminal indicating a final decoding state according to one embodiment of the present invention.

제6도는 종래의 랜덤 오류와 버스트 오류의 양방을 정정하는 복합 오류 정정 회로를 표시하는 블록도.6 is a block diagram showing a complex error correction circuit for correcting both conventional random errors and burst errors.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 수신된 부호어를 입력하는 입력단자1: Input terminal for inputting received codeword

2 : 랜덤 과어 정정부를 위한 2개의 n비트의 신드롬을 생성하는 신드롬 생성 회로2: syndrome generation circuit for generating two n-bit syndromes for the random fruit correction unit

3 : 신드롬을 생성한 오류를 정정하는 동안 입력된 수신어를 유지하여두기 위한 지연회로3: Delay circuit for keeping inputted word while correcting syndrome-generated error

4 : 랜덤 오류 정정부를 위한 신드롬 생성 회로에서 생성된 2개의 n비트의 신드롬에서 버스트 오류 정정부의 버스트 트래핑(burst trapping)회로를 위한 2n비트의 신드롬으로 변환하는 신드롬 변환회로4: a syndrome conversion circuit for converting two n-bit syndromes generated in the syndrome generating circuit for the random error correction unit into a 2n-bit syndrome for the burst trapping circuit in the burst error correction unit.

5 : 버스트 오류를 정정하기 위하여 버스트 오류가 생신 위치와 발생한 버스트 오류의 패턴을 계산하는 버스트 오류정정부5: Burst error correction to calculate the location of the burst error and the pattern of the burst error that occurred to correct the burst error.

6 : 버스트 오류 정정부, 랜덤 오류 정정부 각각의 복호결과를 사용하여 통신로의 상황을 파악하여 통신로의 상황을 판단하는 기준을 내장한 출력선택 회로6: Output selection circuit with built-in criteria for determining the status of the communication path by using the decoding results of the burst error correction part and the random error correction part respectively.

7 : 신드롬 생성 회로(2)에서 구한 유한체상의 다항식 기저(多項式 基底)에 의하여 벡터 표현된 신드롬을 입력으로 하고, 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 유한체의 원시원(原始元)의 지수표현으로 변환하여, 변환된 지수표현을 2n-1을 법(法)으로한 정수연산(整數演算)에 의하여 오류위치 다항식의 정규화하여, 정규화된 오류 위치 다항식의 정수항(定數項)에서 미리 계산된 정규화 오류 위치의 표를 색표(索表)하는 것으로서 정규화된 오류 위치 다항식의 근(根)을 구하고, 다시금 정규화된 과오 위치에서 진짜 과오 위치를 계산하여 정정하는 랜덤 오류 정정부7: The syndrome represented by the vector by the finite polynomial basis obtained from the syndrome generating circuit (2) is input, and the syndrome represented by the vector by the finite polynomial basis is used as the source of the finite body. ), The normalized error position polynomials are converted to the exponential representation of the normalized error position polynomial by integer operations using 2n-1. A random error correction unit that obtains the root of the normalized error location polynomial as a color table of a table of the normalized error locations calculated in advance, and calculates and corrects the true error location from the normalized error location.

8 : 신드롬 생성회로(2)에서 구하여진 유한체상의 다항식 기저에 의하여 벡터표현된 신드롬을 유한체의 원시원의 지수표현으로 변환하는 데이타와 정규화된 오류 위치 다항식의 근인 정규화 오류 위치의 데이타를 수납한 데이타 ROM8: Data for converting the syndrome represented by the vector of the finite field polynomial basis obtained from the syndrome generating circuit (2) into the exponential representation of the source of the finite field and the data of the normalized error location root of the normalized error location polynomial One data ROM

9 : 복호된 결과를 출력하는 출력단자9: Output terminal to output decoded result

10 : 최종적인 복호상태를 표시하는 정정 불능 오류 검출단자10: Uncorrectable error detection terminal indicating the final decoding state

11 : 버스트 오류 정정부(5)와 랜덤 오류 정정부(7)의 각각에서 출력되는 오류 정정 펄스를 수신어에 가하는 배타적 논리합 회로 또한, 도중, 동일 부호는, 동일, 또는 상당 부분을 표시한다.11: Exclusive-OR circuit for applying an error correction pulse output from each of the burst error correcting unit 5 and the random error correcting unit 7 to the receiving word. In addition, the same reference numerals indicate the same or corresponding parts.

이 발명은, 디지탈 통신에 있어서 BCH부호를 사용한 오류 정정에 관한 것이다.This invention relates to error correction using BCH code in digital communication.

제6도를 예를 들어 S.LIN, D.J. COSTELLO. Jr., "Error Control Coding : Fundamentala and Applications, "Prentice-hall, Inc., pp 280-282, 1983에 표시된 종래의 랜덤오류와 버스트 오류의 양방을 정정하는 복합 오류 정정회로를 표시하는 블록도이며, 도면에 있어서의 (1)은 수신된 부호어를 입력하는 입력단자, (39)는 버스트 오류를 정정하는 버서트 트래핑(burst trapping)에 의한 버스트 오류 정정부, (40)은 랜덤 오류를 정정하는 랜덤 오류 정정부, (6)은 버스트 오류 정정부로 부터의 출력 또는 랜덤 정정부로 부터의 출력을 선택하는 출력 선택회로, (9)는 복호된 결과를 출력하는 출력단자이다. 이어서 동작에 관하여 설명한다. 미리 송신측에서 부호화되어 통신로에서 오류가 가하여진 오류를 포함한 수신어가 입력단자(1)로부터 입력되어 버스트 오류 정정부(39)와 랜덤 오류 정정부(40)에 동시에 입력된다. 이어서 각각의 정정부에 의하여 독립적으로 복호된 결과가 출력 선택회로(6)에 의하여 통신로의 상태에 응하여 버스트 오류 정정부(39)로부터의 출력 또는 랜덤 오류 정정부(40)로 부터의 출력을 선택하여 그 출력이 복합 오류 정정회로의 출력으로서 출력단자(9)에서 출력된다.6, for example S.LIN, D.J. COSTELLO. Jr., "Error Control Coding: Fundamentala and Applications," is a block diagram showing a complex error correction circuit that corrects both conventional and burst errors shown in Prentice-hall, Inc., pp 280-282, 1983. In the drawing, reference numeral 1 denotes an input terminal for inputting a received codeword, 39 denotes a burst error correcting unit by burst trapping for correcting a burst error, and 40 denotes a random error. A random error correction unit (6) is an output selection circuit for selecting an output from the burst error correction unit or an output from the random correction unit, and (9) an output terminal for outputting a decoded result. Next, the operation will be described. Received words including an error coded in advance by the transmitting side and an error applied to the communication path are input from the input terminal 1 and simultaneously input to the burst error correcting unit 39 and the random error correcting unit 40. Subsequently, the result independently decoded by each correcting unit outputs the output from the burst error correcting unit 39 or the output from the random error correcting unit 40 in response to the state of the communication path by the output selection circuit 6. The output is output at the output terminal 9 as an output of the complex error correction circuit.

종래의 복합 오류 정정회로는 이상과 같이 일반적으로 구성되어 있으므로, 구체적인 오류 정정부호에 대하여 통신로의 상황에 의하여 출력선택회로를 제어할 필요가 있었으나 구체적으로 어떻게하여 통신로의 상황을 파악하면 좋은가 명확하게 표시되어 있지 않고, 그 상황을 판단하면 좋은가의 기준도 표시되지 않았었다.Since the conventional complex error correction circuit is generally configured as described above, it is necessary to control the output selection circuit according to the situation of the communication channel with respect to the specific error correction code, but it is clear how to identify the situation of the communication path in detail. It was not marked, nor was the standard of judging the situation.

또, 버스트 오류 정정부, 랜덤 오류 정정부를 독립적으로 구성하고 있기 때문에 오류의 상태를 추출(抽出)하는 신드롬 생성회로를 각각의 정정부에서 독립적으로 구비할 필요가 있는 등의 문제점이 있었다.In addition, since the burst error correcting unit and the random error correcting unit are independently configured, there is a problem that each correcting unit needs to have a syndrome generating circuit for extracting the error state independently.

이 발명은 상기와 같은 문제점을 해소하기 위하여 이루어진 것으로서, BCH부호를 사용한 오류 정정 시스템에 대하여 버스트 오류 정정부, 랜덤 오류 정정부의 각각의 복호 결과를 사용하여 통신로의 상황을 파악하는 것을 가능하게 하고, 통신로의 상황을 판단하는 기준을 구체적으로 부여하여, 출력 선택회로를 제어함과 아울러, 신드롬을 변환하는 수단을 설치하는 것에 의하여 신드롬 생성 회로를 공용할 수 있는 BCH부호의 복합 오류 정정 회로를 얻는 것을 목적으로 한다.The present invention has been made to solve the above problems, and it is possible to grasp the situation of the communication path by using the decoding results of the burst error correction unit and the random error correction unit for the error correction system using the BCH code. And a specific error correction circuit of the BCH code that can share the syndrome generating circuit by providing a means for converting the syndrome while providing a criterion for judging the situation of the communication channel in detail. The purpose is to get.

이 발명에 관한 복합 오류 정정 BCH복호 회로는, 버스트 트래핑에 의한 버스트 오류 정정부의 복호 결과의 2n-1을 법으로 한 정수 연산 회로에서의 연산결과의 판정회로를 갖은 랜덤 오류 정정부의 복호 결과를 사용하여 통신로의 상황을 파악하는 것을 가능하게 하고, 통신로의 상황을 판단하는 기준을 구체적으로 부여하여 출력선택회로를 제어함과 아울러, 신드롬을 변환하는 수단을 설치하는 것에 의하여 신드롬 생성회로의 공용을 가능하게 한 것이다.The complex error correction BCH decoding circuit according to the present invention is a decoding of a random error correction unit having a determination circuit of an arithmetic result in an integer arithmetic circuit using 2 n -1 of the decoding result of a burst error correcting unit by burst trapping. By using the results, it is possible to grasp the situation of the communication path, to specifically designate a criterion for judging the situation of the communication path, to control the output selection circuit, and to generate a syndrome by installing a means for converting the syndrome. It is possible to share the circuit.

이 발명에 있어서 복합 오류 정정 BCH복호 회로는, 버스트 트래핑에 의한 버스트 오류 정정부의 복호결과와 2n-1을 법으로 한 정수 연산 회로에서의 연산 결과의 판정 회로를 갖는 랜덤 오류 정정부의 복호 결과를 사용하여 통신로의 상황을 파악하는 것을 가능하게 하여, 통신로의 상황을 판단하는 기준을 구체적으로 부여하는 것에 의하여 출력 선택회로를 제어하는 것에 의하여, 잘못 정정할 가능성을 작게 할수가 있어, 더우기 통신로에서 발생하는 버스트 오류와 랜덤 과오의 양쪽으로 정정 할 수가 있다.In the present invention, the complex error correction BCH decoding circuit decodes a random error correction unit having a decoding result of a burst error correcting unit by burst trapping and an arithmetic result determination circuit in an integer arithmetic circuit using 2 n -1 as a method. By using the result, it is possible to grasp the status of the communication path, and by controlling the output selection circuit by giving specific criteria for judging the status of the communication path, the possibility of making a mistake can be reduced. Furthermore, both burst errors and random errors that occur in the communication path can be corrected.

또, 신드롬을 변환하는 수단을 설치하는 것에 의하여 신드롬 생성 회로를 버스트 오류 정정부, 랜덤 오류 정정부에서 공용할 수가 있다.In addition, by providing means for converting the syndrome, the syndrome generating circuit can be shared by the burst error correcting unit and the random error correcting unit.

[실시예]EXAMPLE

이하, 이 발명의 한 실시예에 관하여 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, one Example of this invention is described.

제1도에 있어서, (1)은 수신된 부호어를 입력하는 입력단자, (2)는 랜덤 오류 정정부를 위한 2개의 n비트의 신드롬을 생성하는 신드롬 생성회로, (3)은 신드롬을 생성하고 오류를 정정하는 동안 입력된 수신어를 유지하여 두기 위한 지연회로, (4)는 랜덤 오류 정정부를 위한 신드롬 생성 회로(2)에서 생성된 2개의 n비트의 신드롬을 버스트 오류 정정부의 버스트 트래핑 회로를 위한 2n비트의 신드롬을 변환하는 신드롬 변환회로, (5)는 버스트 오류를 정정하기 위하여 버스트 오류가 생긴 위치와 생긴 버스트 오류의 패턴을 계산하는 버스트 오류 정정부, (6)은 버스트 오류 정정부(5) 및 랜덤 오류 정정부 각각의 복호 결과를 사용하여 통신로의 상황을 파악하고 통신로의 상황을 판단하는 기준을 내장한 출력 선택 회로, (7)은 신드롬 생성 회로(2)에서 구하여진 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 입력하고 하고, 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 유한체의 원시원(元始元)의 지수 표현으로 변환하여, 변화된 지수 표현을 2n-1을 법으로 한 정수 연산에 의하여 오류 위치 다항식을 정규화 하고, 정규화된 오류 위치 다항식의 정수항으로 미리 계산된 정규화 오류 위치의 표를 색표(索表)하는 것으로서 정규화된 오류 위치 다항식의 근(根)을 구하고, 다시 정규화된 오류 위치에서 올바른 오류 위치를 계산하여 정정하는 랜덤 오류 정정부, (8)은 신드롬 생성 회로(2)에서 구하여진 유한체상의 다항식 기저에 의하여 벨터 표현된 신드롬을 유한체의 원시원의 지수표현으로 변환하는 데이타와 정규화된 오류 위치 다항식의 근인으로된 정규화 오류 위치의 데이타를 수납한 데이타 ROM, (9)는 복호된 결과를 출력하는 출력 단자, (10)은 최종적인 복호 상태를 표시하는 정정 불능 오류 검출단자, (11-a), (11-b)은 버스트 오류 정정부(5)와 랜덤 오류 정정부(7)의 각각에서 출력되는 오류 정정 펄스를 수신어에 가하는 배타적 논리합 회로이다.In Fig. 1, reference numeral 1 denotes an input terminal for inputting a received codeword, reference numeral 2 denotes a syndrome generating circuit for generating two n-bit syndromes for a random error correction unit, and reference numeral 3 generates a syndrome. And a delay circuit for retaining the inputted word while correcting the error, (4) bursts two n-bit syndromes generated by the syndrome generating circuit 2 for the random error correction unit, and bursts the error correction unit. A syndrome conversion circuit for converting a 2n bit syndrome for a trapping circuit, (5) a burst error correcting unit for calculating a location of a burst error and a pattern of a burst error in order to correct a burst error, and (6) a burst error An output selection circuit having a criterion for identifying the situation of the communication path and determining the situation of the communication path by using the decoding results of each of the correction unit 5 and the random error correction unit, (7) is used by the syndrome generating circuit (2). Saved It converts the by polynomial basis on hanche inputting a vector representation of the syndrome and the vector represented by a polynomial base on the finite field syndrome in exponential representation of the finite primitive root of the body (元始元), 2 an altered exponential notation n - The root of the normalized error location polynomial is normalized by normalizing the error location polynomial by an integer operation based on 1, and colorizing a table of normalized error locations previously calculated by the integer terms of the normalized error location polynomial. The random error correction unit (8) calculates and corrects the correct error position from the normalized error position, and (8) is a finite field of the syndrome expressed by the finite polynomial basis obtained from the syndrome generating circuit (2). Data containing normalized error location roots of normalized error location polynomials ROM, (9) is an output terminal for outputting the decoded result, (10) is an uncorrectable error detection terminal indicating the final decoding state, (11-a), (11-b) is a burst error correction unit (5) And an error correction pulse output from each of the random error correction unit 7 are applied to the receiver.

상기 랜덤 오류 정정부(7)와 데이타 ROM(8) 및 배타적 논리합 회로(11-a)는 랜덤 오류 정정수단(40)을 구성하고, 상기 신드롬 변환회로(4)와 버스트 오류 정정부(5) 및 배타적 논리합 회로(11-b)는 랜덤 오류 정정수단을 구성하며, 상기 출력선택회로(6)는 정정 출력판정 선택수단으로 기능한다.The random error correction unit 7, the data ROM 8, and the exclusive OR circuit 11-a constitute a random error correction unit 40, and the syndrome conversion circuit 4 and the burst error correction unit 5 are provided. And the exclusive-OR circuit 11-b constitutes a random error correction means, and the output selection circuit 6 functions as correction output determination selection means.

제2도는 랜덤 오류 정정부(7)의 상세를 표시한 도면이며, (12)는 신드롬 생성회로(2)에서 구하여진 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 입력하는 입력 단자, (13)은 입력된 신드롬을 유지하는 치수회로(置數回路), (14)는 2n-1을 법으로 한 합산 회로, (15)는 2n-1을 법으로한 보수회로, (16)은 데이타를 일시적으로 유지하는 치수회로, (17)은 2n-1을 법으로한 합산회로(14)와 2n-1을 법으로한 보수회로(補數回路)(15)의 계산 결과를 체크하는 기능을 갖는 치수회로, (18)은 올바른 오류 위치를 계산하는 카운터 회로, (19)는 2개의 올바른 오류 위치를 계산하는 카운터 회로에서 출력되는 정정 펄스를 혼합하는 OR회로, (20)은 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 유한체를 원시원의 지수표현으로 변환하는 데이타와 정규화된 오류 위치 다항식의 근인으로된 정규화 오류 위치의 데이타를 수납한 데이타 ROM(8)으로 어드레스를 출력하는 어드레스 제어 회로(21)은 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 유한체의 원시원의 지수표현으로 변환하는 데이타와 정규화된 오류 위치 다항식의 근인으로 된 정류화 오류 위치의 데이타를 수납한 데이타 ROM(8)으로 어드레스를 출력하는 어드레스 단자, (23)은 유한체상의 다항식 기저에 의하여 벡터 표현된 신드롬을 유한체의 원시원의 지수 표현으로 변환하는 데이타와 정규화 된 오류 위치 다항식의 근인으로 된 정규화 오류 위치의 데이타를 수납한 데이타 ROM으로부터의 데이타가 입력되는 데이타 입력단자, (23)은 정정 펄스를 출력하는 출력단자, (24)는 랜덤 오류 정정부(7)로서 정정 불가능인 오류를 검출하였을때의 정정 불능 오류 검출단자이다.2 is a view showing details of the random error correcting unit 7, (12) is an input terminal for inputting a syndrome represented by a vector by a finite field polynomial basis obtained from the syndrome generating circuit 2, (13) ) Is a dimensional circuit for holding the input syndrome, (14) is a summation circuit using 2 n -1, (15) is a repair circuit using 2 n -1, and (16) dimensions circuit for temporarily holding the data, 17 is the complement to a summing circuit 14 and the 2 n -1 to 2 n -1 to the method by law circuit (補數回路) checking the calculation result of (15) A dimension circuit having a function of: 18 is a counter circuit for calculating a correct error position, 19 is an OR circuit for mixing a correction pulse output from a counter circuit for calculating two correct error positions, and 20 is a finite Data that converts vector-expressed syndromes by body-based polynomial basis into exponential representations of finite bodies and primitive sources The address control circuit 21 for outputting an address to a data ROM 8 containing data of a normalized error location rooted in the position polynomial is an exponent of a source of a finite field by synthesizing a vector represented by a finite field polynomial basis. An address terminal for outputting an address to a data ROM (8) containing data to be converted into a representation and data of a rectified error location based on the normalized error location polynomial, (23) is a vector representation by a finite polynomial basis. A data input terminal into which data from a converted ROM is converted into an exponential representation of a finite source source and data from a data ROM containing data of a normalized error location rooted by a normalized error location polynomial, (23) is corrected. The output terminal 24 for outputting a pulse, which is a random error correction unit 7, fails to correct when an error that cannot be corrected is detected. A failure detecting terminal.

제3도는, 버스트 오류 정정부(5)의 상세한 구성을 표시한 도면이며, (25)는 신드롬 변환 회로(4)의 출력을 입력하는 입력단자, (26)은 1비트의 지연회로, (27)은 피드백을 제어하는 스위치, (28)은 신드롬 변환회로(4)의 출력과, 피드벡 회로의 데이타 중 하나를 선택하는 선택회로, (29)는 길이 2n비트의 선형(線形) 피드백 시프트 레지스터 회로의 상위(2n-b) 비트의 0이 된것을 검출하는 트래핑(영검출)뢰호, (30)은 복호한 결과 정정 불능인 버스트 오류 정정부(5)로서 정정 불가능한 오류를 검출하였을때에 검출신호를 출력하는 정정 불능 오류 검출단자, (31)은 버스트 오류를 정정 할때에 정정하여야 할 과오 패턴을 시리얼로 출력하는 오류 패턴 출력 단자이다.3 is a diagram showing the detailed configuration of the burst error correcting section 5, where 25 is an input terminal for inputting the output of the syndrome conversion circuit 4, 26 is a 1-bit delay circuit, and ) Is a switch for controlling the feedback, 28 is a selection circuit for selecting one of the output of the syndrome conversion circuit 4 and the data of the feedback circuit, and 29 is a linear feedback shift register of 2n bits in length. A trapping (zero detection) request for detecting that the upper (2n-b) bit of the circuit has become zero, (30) is a burst error correcting unit (5) that cannot be corrected as a result of decoding, when an uncorrectable error is detected. An uncorrectable error detection terminal 31 for outputting a signal is an error pattern output terminal for serially outputting a fault pattern to be corrected when correcting a burst error.

제4도는 버스트 오류 정정부(6)와, 랜덤 오류 정정부(7)각각의 복호 결화를 사용하여 통신로의 상황을 파악하여 통신로의 상황을 판단하는 기준을 내장한 출력 선택 회로(6)의 상세도로서, (32)는 랜덤 오류 정정부(7)로 부터의 출력을 사용하여 정정된 데이타가 입력되는, (33)은 버스트 오류 정정부(5)로부터의 출력을 사용하여 정정된 데이타가 입력되는 입력단자, (34)는 랜덤 오류 정정부(7)로 부터의 출력을 사용하여 정정된 데이타와 버스트 오류 정정부(5)로부터의 출력을 사용하여 정정된 데이타를 비교하기 위한 배타적 논리합 회로, (35)는 랜덤 오류 정정부(7)에서의 정정 불능 오류 검출 신호의 입력단자, (36)은 버스트 오류 정정부(5)에서의 정정 불능 오류 검출신호의 입력단자, (37)은 랜덤 오류 정정부(7)로 부터의 출력을 사용하여 정정된 데이타가 버스트 오류 정정부(5)로 부터의 출력을 사용하여 정정된 데이타인가를 선택하는 출력 선택회로, (38)은 랜덤 오류 정정부(7)에서의 정정 불능 오류 검출 신호와 버스트 오류 정정부(5)에서의 정정 불능 오류 검출 신호 및 랜덤 오류 정정부(7)로부터의 출력을 사용하여 정정된 데이타와 버스트 오류 정정부(5)로 부터의 출력을 사용하여 정정된 데이타를 비교하기 위한 배타적 논리합 회로(34)의 출력신호에 의거하여 제5도에 표시된 출력선택의 기준으로 정정 불능 신호를 발생하여 출력선택회로(37)를 제어하는 신호를 발생하는 출력선택 제어 회로이다.4 is an output selection circuit 6 having a burst error correcting unit 6 and a random error correcting unit 7 each having a criterion for determining the state of the communication path by grasping the situation of the communication path using the decoded convolution. As a detailed diagram of (32), data corrected using the output from the random error correction unit 7 is input, (33) data corrected using the output from the burst error correction unit 5; The input terminal into which is inputted, 34 is an exclusive logical sum for comparing the data corrected using the output from the random error correction unit 7 and the data corrected using the output from the burst error correction unit 5. Circuit 35 denotes an input terminal of an uncorrectable error detection signal in the random error correction unit 7, 36 denotes an input terminal of an uncorrectable error detection signal in the burst error correction unit 5, and 37 The data corrected using the output from the random error correction unit 7 An output selection circuit for selecting whether data is corrected using the output from the error correction unit 5, 38 is an uncorrectable error detection signal and a burst error correction unit 5 in the random error correction unit 7; Exclusive OR circuit for comparing the data corrected using the uncorrectable error detection signal and the output from the burst error correction section 5 with the uncorrectable error detection signal and the output from the random error correction section 7 The output selection control circuit generates a signal for controlling the output selection circuit 37 by generating an uncorrectable signal on the basis of the output selection shown in FIG. 5 based on the output signal of (34).

제5도는 출력 선택 제어회로(38)에 내장된 출력선택회로(37)를 제어하는 기준과 최종적인 복호상태를 표시하는 정정 불능오류 검출단자(10)로의 출력을 결정하는 기준을 표시한 표이다.5 is a table showing the criteria for controlling the output selection circuit 37 embedded in the output selection control circuit 38 and the criteria for determining the output to the uncorrectable error detection terminal 10 indicating the final decoding state. .

다음에, 동작에 관하여 설명한다.Next, the operation will be described.

미리 송신측에서 부호화된 통신로에서 오류가 더하여진 오류를 포함한 수신어가 입력단자(1)에서 입력되어 신드롬 생성회로(2)에 의하여 2개의 n비트의 신드롬(S1, S3)이 유한체상에서 다항식기저의 벡터로서 표현된 형태로 생성된다. 이어서 이 2개의 n비트의 신드롬(S1, S3)은 랜덤 오류 정정부(7)와 신드롬 변환 회로(4)에 입력된다. 랜덤 오류 정정부(7)에서는 입력된 신드롬(S1, S3)은 치수회로(13)에 유지되어, 어드레스 제어회로(20)을 사이에 두고 데이타 ROM(8)의 어드레스로하고 어드레스 출력단자(21)로 출력한다.The receiver including the error plus the error in the communication path encoded in the transmitting side in advance is inputted from the input terminal 1 so that the two n-bit syndromes S 1 and S 3 are finite by the syndrome generating circuit 2. In a form expressed as a vector of polynomial basis. Subsequently, these two n-bit syndromes S 1 and S 3 are input to the random error correction unit 7 and the syndrome conversion circuit 4. In the random error correction unit 7, the input syndromes S 1 and S 3 are held in the dimension circuit 13, and the address output terminal is used as the address of the data ROM 8 with the address control circuit 20 therebetween. Output to (21).

신드롬(S1, S3)은 데이타 ROM(8)에 의하여 유한체상의 다항식 기저에 의하여 벡터 표현에서 유한체의 원시원의 지수 표현(iog S1, log S3)에로 변환된다.The syndromes S 1 , S 3 are converted by the data ROM 8 from the vector representation to the exponential representations of the original sources of the finite bodies (iog S 1 , log S 3 ) by a finite polynomial basis.

데이타 ROM(8)에 의하여 유한체의 원시원의 지수 표현(log S1, log S3)으로 변환된 신드롬은 데이타 입력단자(22), 치수회로(17)를 경유하여 치수회로(16)에 기억된다. 치수회로(16)에 기록된 지수 표현된 신드롬(log S1, log S3)에서 합산회로(14) 및 보수회로(15)를 사용하여 정규화된 오류 위치 다항식의 정수항(定數項)(log S3-3* log S1)을 계산하고, 그 정수항(log S3-3 * log S1)을 어드레스 제어회로(20)를 사이에 두고 데이타 ROM(8)의 어드레스로 하여 어드레스 출력단자(21)를 경유하여 ROM(8)의 어드레스로서 출력한다. 정수항(log S3-3 *log S1)은 데이타 ROM(8)에 의하여 정규화된 과오 위치 다항식의 2개의 근(i=log αi, j=log αj)으로 변환된다.Syndrome converted to exponential representations (log S 1 , log S 3 ) of the finite source by the data ROM 8 is transferred to the dimension circuit 16 via the data input terminal 22 and the dimension circuit 17. I remember. Integer term of the error position polynomial normalized using the summing circuit 14 and the complement circuit 15 in the exponentially expressed syndromes log S 1 , log S 3 recorded in the dimension circuit 16 ( log S 3 -3 * log S 1 ) and the calculation, the constant term (log S 3 -3 * log S 1 ) , the address control to the addresses output by the address of the data ROM (8) interposed between the circuit 20 The terminal 21 outputs the address of the ROM 8 via the terminal 21. The integer term (log S 3 -3 * log S 1 ) is converted into two roots (i = log α i , j = log α j ) of the fault-position polynomial normalized by the data ROM 8.

여기에서 α는 유한체의 원시원이며, αi, αj가 정규화된 오류 위치 다항식의 근, 즉 정규화 오류 위치이다. 데이타 ROM(8)에 의하여 정규화된 오류 위치 다항식의 2개의 근(i=log αi, j=lig αj)은 데이타 입력단자(22), 치수회로(17)을 경유하여 합산회로(14)에서 log S1을 합산하여, 참다운 과오 위치를 계산하는 카운터 회로(18)에 격납된다.Where α is the source of the finite field, and α i , α j are the roots of the normalized error location polynomial, that is, the normalized error location. The two roots (i = log αi, j = lig αj) of the error-position polynomial normalized by the data ROM 8 log in the summation circuit 14 via the data input terminal 22 and the dimension circuit 17. The sum of S 1 is stored in the counter circuit 18 that calculates the true fault position.

이때 합산의 결과가 치수회로(17)에 의하여 체크되어 정정불능의 상태이면, 정정 불능 과오 검출단자(24)에 신호를 출력한다.At this time, if the result of the sum is checked by the dimension circuit 17 and is in an uncorrectable state, a signal is output to the uncorrectable error detection terminal 24.

카운터 회로(18)에 격납된 참다운 과오위치는 카운터회로(18)에서 감산되어 카운터 회로(18)의 내용이 0이 된 시점에서 오류정정 펄스가 OR회로(19)를 경유하여 배타적논리합 회로(11-a)에 부여된다.The true-down fault position stored in the counter circuit 18 is subtracted from the counter circuit 18 and the error correction pulse passes through the OR circuit 19 at the time when the contents of the counter circuit 18 become zero. given in -a).

한편, 신드롬 변환회로(4)에 입력된 2개의 n비트의 신드(8S1, S3)은 2n비트의 신드롬(S1)에 변환되어 버스트 과오 정정부(5)에 입력된다.On the other hand, the two n-bit syndromes 8S 1 and S 3 input to the syndrome conversion circuit 4 are converted into the 2n-bit syndrome S 1 and input to the burst error correcting section 5.

예를 들면For example

g(X)=X18+X15+X12+X10+X8+X7+X6+X3+1g (X) = X 18 + X 15 + X 12 + X 10 + X 8 + X 7 + X 6 + X 3 +1

을 생성 다항식으로 하면, (511, 493) BCH 부호에서는,If we make the polynomial, then in the (511, 493) BCH code,

Figure kpo00001
Figure kpo00001

의 식으로 변환된다.Is converted to

버스트 오류 정정부(5)에서는 피드백을 제어하는 스위치 회로(27)를 닫고 선택회로(28)를 입력단자(25)측으로 절환하여 신드롬 변환회로(4)에서 변환된 2개의 n비트의 신드롬을 길이 2n비트의 선형 피스백 시프트 레지스터 회로의 지연회로(26)에로 입력된다. 이어서 선택회로(28)를 선형 피드백 시프트 레지스터 회로측에 넘어트려 시트프 시키면서 트래핑(영검출) 회로(29)에 의하여 버스트 오류 패턴을 조사한다.The burst error correcting section 5 closes the switch circuit 27 for controlling the feedback, switches the selection circuit 28 to the input terminal 25 side, and lengths two n-bit syndromes converted by the syndrome conversion circuit 4. It is input to the delay circuit 26 of the 2n bit linear pieceback shift register circuit. The burst error pattern is then examined by the trapping (zero-detection) circuit 29 while the selection circuit 28 is tripped over to the linear feedback shift register circuit side.

트래핑(영검출)회로(29)에 의하여 버스트 오류 패턴을 발견하였으며, 스위치 회로(27)를 열어 오류 패턴을 시리얼로 오류패턴 출력단자(31)에서 출력하여 배타적 논리합 회로(11-b)로 부여한다. 이때, 부호의 긴 쪽 시프트를 행하여도 오류 패턴을 발견하지 못하였으면, 트래핑(영검출) 회로(29)에서 정정 불가능한 오류를 검출한 신호를 정정 불능 오류 검출단자(30)로 출력한다.The burst error pattern was found by the trapping (zero detection) circuit 29, and the switch circuit 27 was opened and the error pattern was serially output from the error pattern output terminal 31 to be assigned to the exclusive OR circuit 11-b. do. At this time, if the error pattern is not found even after the long shift of the sign, the trapping (zero detection) circuit 29 outputs a signal for detecting an uncorrectable error to the uncorrectable error detecting terminal 30.

랜덤 오류 정정부(7)혹은 버스트 오류 정정부(5)에서 오류 패턴이 발견되었으며, 입력된 수신어를 유지하고 두었던 지연회로(3)에서 수신어를 판독하면서 배타적 논리합 회로(11-a), (11-b)에서 랜덤 오류 정정부(7)와 버스트 오류 정정부(5)에서 발견한 각각의 오류패턴을 따로 따로 수신어에 가하는 것으로서, 랜덤 오류와 버스트 오류를 정정하여 각각의 복호어(腹號語)로 한다.An error pattern has been found in the random error correcting section 7 or the burst error correcting section 5, and the exclusive OR circuit 11-a reads out the receiving word from the delay circuit 3 which held the inputted receiving word. In (11-b), each error pattern found by the random error correcting unit 7 and the burst error correcting unit 5 is separately applied to the receiver, and the random error and the burst error are corrected to determine the respective decoded words (腹 號 語).

이어서, 랜덤 오류 정정부(7)와 버스트 오류 정정부(5)의 각각에서 정정된 복호어와 랜덤 오류 정정부(7)와 버스로 오류 정정부(5)의 정정 불능 오류 검출단자(24), (30)의 출력을 출력선택회로(6)에 입력한다.Subsequently, the decoded word corrected by each of the random error correcting unit 7 and the burst error correcting unit 5 and the uncorrectable error detecting terminal 24 of the error correcting unit 5 via the bus and the random error correcting unit 7, The output of (30) is input to the output selection circuit 6.

출력선택회로(6)에서는 입력된 랜덤 오류 정정부(7)와 버스트 오류 정정부(5)의 각각의 복호어와 비교하기 위한 배타적 논리합 회로(34)에서 비교한다.In the output selection circuit 6, an exclusive logical sum circuit 34 for comparing with the respective decoded words of the input random error correction unit 7 and the burst error correction unit 5 is compared.

배타적 논리합 회로(34)에 의한 비교 결과와 정정 불능 오류 검출단자(24), (30)로부터의 입력을 출력선택 제어회로(38)에 입력한다.The comparison result by the exclusive OR circuit 34 and the inputs from the uncorrectable error detection terminals 24 and 30 are input to the output selection control circuit 38.

출력선택 제어회로(38)에서 제5도의 출력 선택의 기준에 따라 출력선택회로(37)를 제어한다.The output selection control circuit 38 controls the output selection circuit 37 in accordance with the criteria of output selection in FIG.

즉 정정 불능 오류 검출 단자(24), (30)의 출력이 다같이 정정을 표시하고, 또, 각각의 복호어를 비교하기 위한 배타적 논리합회로(34)의 출력이 각각의 복호어의 위치를 표시하면 출력선택회로(37)를 a측으로 절환하여 랜덤 오류 정정부(7)의 출력을 선택하고, 정정 불능 오류 검출 단자(24)가 정정을 표시하고, 또한 정정 불능 오류 검출 단자(30)가 정정불능 오류 검출을 표시하면 출력선택회로(37)를 a측으로 절환하여 랜덤 오류 정정부(7)의 출력을 선택하고, 정정 불능 오류 검출단자(30)가 장정을 표시하고, 또, 정정 불능 오류 검출 단자(24)가 정정 불능 오류 검출을 표시하면 출력선택회로(37)를 b측으로 절환하여 버스트 과오 정정부(5)의 출력을 선택하고, 그 이외의 경우에는 최종적인 복호 상태를 표시하는 정정 불능 오류 검출 단자(10)에 정정 불능 오류 검출의 신호를 출력하는 것이 된다.That is, the outputs of the uncorrectable error detection terminals 24 and 30 both display the correction, and the output of the exclusive logical sum circuit 34 for comparing the respective decoded words indicates the position of each decoded word. When the output selection circuit 37 is switched to the a side, the output of the random error correction unit 7 is selected, the uncorrectable error detection terminal 24 displays a correction, and the uncorrectable error detection terminal 30 is corrected. When display of the error detection is indicated, the output selection circuit 37 is switched to the a side to select the output of the random error correction unit 7, and the error correction terminal 30 displays a fault and detects an error of correction. If the terminal 24 displays an uncorrectable error detection, the output selection circuit 37 switches to the b side to select the output of the burst error correcting section 5, otherwise the uncorrectable to display the final decoding state. Check for uncorrectable errors in the error detection terminal 10 Of is to output the signal.

출력선택회로(6)에서 선택된 최종적인 복호어는 출력단자(9)를 경유하여 출력된다. 더욱, 상기 실시예에서는 랜덤 오류 정정부(7)에 있어서, 2n-1을 법으로한 연산 회로를 사용한것을 표시하였으나, 일반적인 선형 기간 시프트 레지스터 회로를 사용한 랜덤 오류 정정부를 설치하여도 좋다.The final decoded word selected by the output selection circuit 6 is output via the output terminal 9. Further, in the above embodiment, the random error correction unit 7 indicates that a calculation circuit using 2 n -1 is used, but a random error correction unit using a general linear period shift register circuit may be provided.

또, 상기의 실시예에서도 부호 길이로서 특히 한정하지 않았으나, 단축화 한 부호에 있어서도 마찬가지의 효과를 얻을 수 있는 것을 말할 것도 없다.In addition, in the above embodiment, although not particularly limited as the code length, it goes without saying that the same effect can be obtained even in the shortened code.

이상과 같이, 이 발명에 의하면 랜덤 오류 정정부와 버스트 오류 정정부의 출력의 선택 기준을 내장한 출력선택회로를 갖게 하는 것에 의하여, 보다 신뢰성 높은 복합 과오정정 BCH 복회 회로를 얻어지는 효과가 있다.As described above, according to the present invention, by providing an output selection circuit incorporating the selection criteria of the outputs of the random error correction unit and the burst error correction unit, there is an effect of obtaining a more reliable complex overcorrection BCH recovery circuit.

Claims (9)

BCH 부호를 사용한 오류 제어시스템에 있어서, 복호수단을 사용하여 BCH 부호신호의 랜덤 과오를 정정하는 BCH 부호의 랜덤오류 정정수단(40)과, 복호수단을 사용하여 BCH 부호신호의 버스트오류를 정정하는 BCH 부호의 오류 정정 수단(41)과, 상기 BCH 랜덤 오류 정정수단(40)과 버스트 오류 정정수단에 접속되어 BCH 부호의 버스트 오류 정정수단(41)과 상기 BCH 부호의 랜덤 오류 정정수단으로 부터 복호 및 오류정정 신호간의 비교의 결과와 상기 BCH 부호의 버스트 오류 정정수단(41)과 상기 랜덤 오류 정정수단(40)의 복호결과에 응답하여 상기 버스트 오류 정정수단(41)또는 랜덤 오류 정정수단(40)의 어느쪽의 출력을 선택하여야 할 것인가를 판단하는 정정출력 판정선택 수단(42)를 구비한 복합 오류 정정 BCH 복호 회로.In the error control system using the BCH code, the random error correcting means 40 of the BCH code corrects random errors of the BCH code signal using the decoding means, and the burst error of the BCH code signal is corrected using the decoding means. Decoded from the error correction means 41 of the BCH code, the BCH random error correction means 40, and the burst error correction means, and decoded by the burst error correction means 41 of the BCH code and the random error correction means of the BCH code. And the burst error correcting means 41 or the random error correcting means 40 in response to the result of the comparison between the error correction signals and the decoding results of the burst error correcting means 41 and the random error correcting means 40 of the BCH code. A complex error correction BCH decoding circuit comprising correction output decision selecting means (42) for determining which output should be selected. 제1항에 있어서, 상기 BCH 부호신호의 랜덤 오류 정정수단은 상기 수신된 BCH 부호신호에 일치하여 일정한 필드의 원에 의하여 지정된 2개의 n-비트 신드롬 패턴을 발생하는 수단과; 상기 신드롬에 일치하여 상기 수신된 BCH 부호신호의 올바른 랜덤 오류 위치를 계산하고 랜덤 오류 정정신호를 출력하는 램덤 오류 정정수단과; 랜덤 오류 정정된 BCH 부호신호를 출력하기 위하여 상기 랜덤 오류 정정신호를 상기 수신된 BCH 부호신호에 결합하는 결합수단을 포함하는 장치.2. The apparatus of claim 1, wherein the random error correction means of the BCH code signal comprises: means for generating two n-bit syndrome patterns designated by circles of a constant field in accordance with the received BCH code signal; Random error correction means for calculating a correct random error position of the received BCH code signal in accordance with the syndrome and outputting a random error correction signal; And combining means for coupling the random error correction signal to the received BCH code signal to output a random error corrected BCH code signal. 제2항에 있어서, 상기 생성수단에 의하여 발생된 상기 신드롬의 패턴을 원시원의 지수식으로 변환하는 수단과; 오류 위치 다항식을 정규화하도록 변환된 지수표현을 취급할 수가 있는 2n-1을 법으로 한 정수 연산 수단과; 오류 위치 다항식의 미리 계산된 근의 데이타를 기억하는 표를 찾으며 정규화된 오류 위치를 얻는 수단과; 상기 랜덤 오류 정정 신호를 출력하기 위하여 얻어진 정규화된 오류 위치에 근거한 진의 랜덤 오류 위치를 계산하는 수단을 포함하는 장치.3. The apparatus of claim 2, further comprising: means for converting the pattern of the syndrome generated by the generating means into an exponential expression of a primitive source; Integer arithmetic means using 2 n -1 as a method capable of handling the exponential representation converted to normalize the error-position polynomial; Means for finding a table storing data of pre-calculated roots of the error location polynomial and obtaining a normalized error location; Means for calculating a random error location of a binary based on a normalized error location obtained to output the random error correction signal. 제2항 또는 제3항에 있어서, 상기 BCH 부호신호의 버스트 오류 정정수단은 오류 정정수단의 생성 수단에 의하여 생성된 상기 두개의 n-비트 신드롬을 2n-1비트 신드롬으로 변환하는 수단과; 상기 2n-비트 신드롬에 일치하여 상기 수신된 BCH 부호 신호의 올바른 버스트 오류 위치를 계산하고 버스트 오류 정정신호를 출력하는 버스트 오류 정정수단과; 상기 버스트 오류 정정신호를 상기 수신된 BCH 부호신호에 결합하므로써 버스트 오류 정정된 BCH 부호신호가 출력되는 장치.4. The method of claim 2 or 3, wherein the burst error correcting means of the BCH code signal comprises: means for converting the two n-bit syndromes generated by the error correcting means generating means into 2n-1 bit syndromes; Burst error correction means for calculating a correct burst error position of said received BCH code signal in accordance with said 2n-bit syndrome and outputting a burst error correction signal; And outputting the burst error corrected BCH code signal by combining the burst error correction signal with the received BCH code signal. 제4항에 있어서, 상기 랜덤 오류 정정수단은 교정할 수 없는 랜덤 오류를 검출하는 검출수단을 포함하고 상기 버스트 오류 정정 수단은 정정불능 버스트 오류를 검출하는 BCH 부호신호의 버스트 오류 정정수단을 포함하는 장치.5. The apparatus of claim 4, wherein the random error correcting means includes detecting means for detecting an uncorrectable random error and the burst error correcting means includes burst error correcting means of a BCH code signal for detecting an uncorrectable burst error. Device. 제5항에 있어서, 상기 판정수단은 상기 BCH 부호신호 랜덤 오류 정정과 버스트 오류 정정 결합수단으로 부터의 출력 중의 하나를 선택적으로 출력하는 스위칭수단과; 상기 BCH 부호 신호의 랜덤 오류 정정 및 버스트 오류 정정의 결합수단이 동일한 것인지 여부를 검출하는 검출수단과; 스위칭제어신호를 상기 스위칭수단에 출력하기 위하여 상기 BCH 부호신호의 랜덤 정정 및 오류 정정수단 및 검출수단의 상기 검출수단에 접속된 제어수단을 포함하는 장치.6. The apparatus of claim 5, wherein the determining means comprises: switching means for selectively outputting one of the outputs from the BCH code signal random error correction and burst error correction combining means; Detecting means for detecting whether the combining means of random error correction and burst error correction of the BCH code signal is the same; And control means connected to said detection means of a random correction and error correction means of said BCH code signal and a detection means for outputting a switching control signal to said switching means. 제4항에 있어서, 상기 버스트 오류 정정수단은 영 검출수단에 의하여 상기 2n-비트 신드롬과 상기 등록된 2n-비트 신드롬의 버스트 오류 패턴을 검출하는 트래핑 검출수단을 출력하는 2n-비트 선형 피드백 시프트 레지스터 수단을 포함하는 장치.The 2n-bit linear feedback shift register according to claim 4, wherein the burst error correcting means outputs a trapping detecting means for detecting a burst error pattern of the 2n-bit syndrome and the registered 2n-bit syndrome by a zero detecting means. A device comprising means. 제4항에 있어서, 상기 랜덤과 버스트 오류 정정수단이 상기 랜덤과 버스트 오류 정정신호를 출력할때까지 상기 수신된 BCH 부호신호를 홀딩하여 그후에 상기 수신된 BCH 부호신호를 출력하는 지연수단을 포함하는 장치.5. The apparatus according to claim 4, further comprising delay means for holding the received BCH code signal until the random and burst error correction means outputs the random and burst error correction signal and thereafter outputting the received BCH code signal. Device. 상기 BCH 부호신호의 랜덤 오류 정정스텝과, 상기 BCH 부호신호의 버스트 오류 정정스텝과; 또한 복호 및 오류 정정신호간에 비교결과뿐만 아니라 랜덤 오류 및 버스트 오류 정정 스텝의 복호결과에 응답하여 상기 버스트나 랜덤 오류 정정출력이 선택적으로 출력되는 것을 결정하는 스텝을 포함하는 결합된 복홉오류를 정정하기 위하여 수신된 BCH 부호신호를 복호하는 방법.A random error correction step of the BCH code signal and a burst error correction step of the BCH code signal; And determining to output the burst or random error correction output selectively in response to the decoding result of the random error and burst error correction steps as well as the comparison result between the decoding and error correction signals. Decoding the received BCH code signal.
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