JPS62268215A - Galois field arithmetic circuit - Google Patents
Galois field arithmetic circuitInfo
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- JPS62268215A JPS62268215A JP61110683A JP11068386A JPS62268215A JP S62268215 A JPS62268215 A JP S62268215A JP 61110683 A JP61110683 A JP 61110683A JP 11068386 A JP11068386 A JP 11068386A JP S62268215 A JPS62268215 A JP S62268215A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誤り訂正符号の形式をとって伝送されるディ
ジタル信号の誤り訂正回路などにおいて、所要の演算を
実行するのに用いられるガロア体演算回路に関するもの
である。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a Galois field used to perform required operations in an error correction circuit for a digital signal transmitted in the form of an error correction code. This relates to arithmetic circuits.
ディジタル信号の伝送または記録を行なう場合には、伝
送系においてデータ映りが発生するの二これを訂正する
必要がある。データ誤りは課り訂正回路によって、ディ
ジタル信号管構成する符号のもつ訂正能力の範囲で非常
に良い確率で正しく訂正され、その結果、誤り率が改善
される。When transmitting or recording digital signals, data reflection occurs in the transmission system, and it is necessary to correct this. Data errors are correctly corrected with a very high probability by the correction circuit within the correction capability of the codes constituting the digital signal tube, and as a result, the error rate is improved.
このような誤り訂正用の符号としては色々あるが、特に
ブロック符号を用いるものとすると、BCH符号の一種
であるリード・ソ四モン符号が多く用いられる。There are various kinds of codes for error correction, but especially when a block code is used, a Reed-Saumon code, which is a type of BCH code, is often used.
この符号を用いる場合、所要の演算はガロア休演算回路
によって行なわれる。When using this code, the necessary operations are performed by a Galois rest arithmetic circuit.
@2図は、特開昭57−155667号公報において開
示されている如き、従来公知のガロア休演算回路を示す
回路図である。Figure @2 is a circuit diagram showing a conventionally known Galois rest arithmetic circuit as disclosed in Japanese Unexamined Patent Publication No. 57-155667.
同図において、1,2はそれぞれROMなどにより構成
される変換テーブル、3は加/減算器、4は同じ(RO
Mなどにより構成される逆変換テーブル、である。In the same figure, 1 and 2 are conversion tables configured by ROM, etc., 3 is an adder/subtractor, and 4 is the same (RO
This is an inverse conversion table composed of M, etc.
変換テーブルlは、ガロア体GF(2)の冗としてのα
iを入力され、その指数iを出力する対数変換テーブル
である。変換テーブル2も同様に、ガロア体GF(2)
の冗としてのα を入力され、その指数J′lr、出力
する刻成変換テーブルである。The conversion table l is α as redundancy of Galois field GF(2)
This is a logarithmic conversion table that receives i as input and outputs its index i. Similarly, conversion table 2 is a Galois field GF(2)
This is an engraving conversion table which inputs α as the redundancy of , and outputs its index J'lr.
なお、ガロア体GF(2)そのものの説明は、前記の公
報などに詳しく記載されているので、ここでは説明しな
い。Note that the Galois field GF(2) itself is described in detail in the above-mentioned publication, so it will not be explained here.
加/減算器3は、入力される指数iとjについて加算(
i+j=k)または減算(i−j=k)を行ない、得た
結果kを逆変換テーブル4に出力する。テーブル4では
、与えられた指Wik (= i±j)により、α な
る真数を求める真数変換を行い、これを出力する。The adder/subtractor 3 adds (
i+j=k) or subtraction (i-j=k), and the obtained result k is output to the inverse conversion table 4. In Table 4, the given finger Wik (=i±j) performs an antilog conversion to obtain the antilog number α, and outputs this.
このようにして、3を加算器として使用した場i+j
合は、逆変換テーブル4の出力はα となり、3を減
算器として使用した場合は、逆変換テーブル4の出力は
・i−jとなる。ただし加/減算は(2−1)’e系と
して行なわれる。In this way, if 3 is used as an adder, the output of inverse conversion table 4 will be α, and if 3 is used as a subtracter, the output of inverse conversion table 4 will be ・i−j. . However, addition/subtraction is performed as a (2-1)'e system.
この結果から、 3を加算器として使用した場合j
には、ガロア体GF(2)の冗としてのα とαについ
て・’><ajを求める乗算演算を、また3を減算、。From this result, when 3 is used as an adder, for j, a multiplication operation is performed to obtain .'><aj for α and α as redundancies in the Galois field GF(2), and 3 is subtracted.
1使用、え場会えは、同様、0□6jj
について、α/α を求める除算波*を、それぞれ行な
ったことKなる。In the case of using 1, K is that the division wave * to find α/α was similarly performed for 0□6jj.
かかるガロア体演算器は、符号化回路、シンドローム生
成回路、除算回路などで使用され、同一のガロア休演算
回路を時分割で使用するようKすれば、変換テーブルと
して必要なROMの容量を減らすことができる。Such Galois field arithmetic units are used in encoding circuits, syndrome generation circuits, division circuits, etc., and if the same Galois rest arithmetic circuit is used in a time-sharing manner, the capacity of the ROM required for the conversion table can be reduced. Can be done.
しかしながら、ニークリッド整除法を利用した復号のた
めの演算において、課り位置を求める計j 1を
算には、a X(α)の演算を行なう必要があり、上記
の如き従来公知のガロア休演算回路を用いて演算を実行
した場合には、7回の同一演算を繰り返す必要があり、
特に!が大きい値になると、所要の演算時間が長くなる
という問題点が生じる。However, in the calculation for decoding using the Nyclid division method, it is necessary to perform the calculation of a When performing an operation using a circuit, it is necessary to repeat the same operation seven times,
especially! When the value becomes large, a problem arises in that the required calculation time increases.
そこで本発明は、ガロア体の元としてのα とj
j j t
α との間で行われるα ×(α )の演算に要する時
間の短縮を図ること、を解決すべき問題点としている。Therefore, the present invention aims at α and j as elements of the Galois field.
The problem to be solved is to reduce the time required for the calculation of α×(α) between j j t α and j j t α .
従って本発明は、上述のことを可能にするガロア体演算
回路を提供することを目的とする。Therefore, it is an object of the present invention to provide a Galois field arithmetic circuit that makes the above possible.
〔問題点を解決するための手段および作用〕本発明は、
ガ・ア体0F(2)上の元である・1を入力されてその
指数iを出力する第1の変換テーブルと、同じくガロア
体GF(2)上の元であるα を入力されてその指数j
を出力する第2の変換テーブルと、前記第1の変換テー
ブルから前記指数if、、また前記第2の変換テーブル
から前記指数jを、それぞれ供給されて、それら両指数
間の加算または減算上行って加算出力(i+j)または
減算出力(i−j )fi:出力する加減算器と、該加
減算器から、加算出力(i+j)または減算出力(ト刊
)を供給され、前記2個の元の乗算i+j
i−j
出力(α )または除算出力(α )を出力する第
3の変換テーブルと、から成るガロア休演算回路におい
て、
前記第1の変換テーブルからの出力である指数iと任意
の整数!とを入力されて両者の間で乗算全行う乗算器と
、前記第1の変換テーブルからの出力と前記乗算器から
の出力とを選択的に切り換えて前記加減算器に供給する
ゲート回路と、を具備し、前記乗算器の出力を用いるこ
とにより、所要の演算時間の短縮を図っている。[Means and effects for solving the problems] The present invention has the following features:
The first conversion table receives an element .1 on the Galois field 0F(2) and outputs its index i, and the first conversion table receives an element α on the Galois field GF(2) and outputs its index i. index j
and a second conversion table that outputs the index if from the first conversion table and the index j from the second conversion table, and performs addition or subtraction between the two exponents. Addition output (i+j) or subtraction output (i-j)fi: Addition output (i+j) or subtraction output (i-j) is supplied from the adder/subtractor, and the multiplication of the two elements is performed. i+j
a third conversion table that outputs an i-j output (α) or a division output (α); and a Galois rest arithmetic circuit comprising an index i output from the first conversion table and an arbitrary integer! and a gate circuit that selectively switches between the output from the first conversion table and the output from the multiplier and supplies the output to the adder/subtractor. By using the output of the multiplier, the required calculation time is reduced.
次に図を参照して本発明の詳細な説明する。 The present invention will now be described in detail with reference to the drawings.
第1図は本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
同図において、第2図におけるのと同じものにはA −
同じ符号を付しである。そのほか、5と6はそれでれゲ
ート回路、7は乗算器、である。乗算器7は、変換テー
プ/L−1から出力される指数iと任意の整数!とを入
力され、両者間で乗算を行い、その結果(lXi)を出
力する回路である。In this figure, the same parts as in FIG. 2 are designated by the same reference numerals A-. In addition, 5 and 6 are gate circuits, and 7 is a multiplier. The multiplier 7 uses the index i output from the conversion tape /L-1 and an arbitrary integer! This is a circuit that inputs , multiplies the two, and outputs the result (lXi).
次に回路動作を説明する。すでに明らかなように、ガロ
ア体GF(2)の元としてのαは変換テーブル1におい
て指数1に変換され、整数!と共に乗算器7に入力され
る。乗算器7では、(i×りなる演算が実行される。こ
の演算は(2−1)を系として行なわれる。Next, the circuit operation will be explained. As is already clear, α as an element of the Galois field GF(2) is converted to an exponent 1 in the conversion table 1, which is an integer! It is also input to the multiplier 7. The multiplier 7 executes an operation (i×). This operation is performed using (2-1) as a system.
今、ゲート5を閉め、ゲート6を開けると、第1図に示
した回路構成は、第2図に示した従来公知のガロア休演
算回路と等測的に等しいものとなるが、ゲート5を開け
、ゲート6を閉めると、加/減算器3では、乗算器7に
おける乗算結果(i×l)と、変換テーブル2の出力で
ある指数jとの間で加算が実行され、その結果は(iX
J+j )となる。さらに、得られた結果(iXJ+j
)は、逆変換テーブル4において真数変換され、・ix
z+jとして出力される。Now, if gate 5 is closed and gate 6 is opened, the circuit configuration shown in FIG. 1 becomes isometrically equivalent to the conventionally known Galois closed arithmetic circuit shown in FIG. When the gate 6 is opened and the gate 6 is closed, the adder/subtracter 3 performs addition between the multiplication result (i×l) in the multiplier 7 and the exponent j that is the output of the conversion table 2, and the result is ( iX
J+j). Furthermore, the obtained results (iXJ+j
) is converted into an antilog in the inverse conversion table 4, and ix
It is output as z+j.
以上により・j×(・i)tの演算が一行されたことに
なる。As a result of the above, one line of calculation of ・j×(・i)t has been performed.
ユークリッド整除法による復号法は、多M課り訂正の際
に効率がよく、また復号回路に拡張性がある。今、随伴
多項式の最終結果が次式で表わせるものとする。The decoding method using the Euclidean division method is efficient in performing multi-M corrections, and the decoding circuit is expandable. Now, assume that the final result of the adjoint polynomial can be expressed by the following equation.
この式において、 U(、j)=0なるjを調べるため
には、符号長をnとすれば、従来公知のガロア休演算回
路によると(t(t+1)/2Xn)回の演算が必要と
なるが、本発明の演算回路によると、所要の演算回数は
(txn)回となり、(t+1 )72倍、演算時間が
短縮されたことになる。In this equation, in order to check j such that U(,j)=0, if the code length is n, then according to the conventionally known Galois rest arithmetic circuit, (t(t+1)/2Xn) operations are required. However, according to the arithmetic circuit of the present invention, the required number of operations is (txn) times, which means that the operation time is reduced by (t+1)72 times.
以上から誤り訂正能力が大きくなるほど、本発明により
所要の演算時間の短縮率が大きくなることが分かるであ
ろう。From the above, it can be seen that the greater the error correction capability, the greater the reduction rate of the required calculation time according to the present invention.
III図は本発明の一実施例を示す回路図、第2図は従
来公知のガロア休演算回路を示す回路図、である。
符号の説明
1.2・・・・・・変換テーブル、3・・・・・・加/
減算器、4・・・・・・逆変換テーブル、5,6・・・
・・・ゲート回路、7・・・・・・乗算器
代理人 弁理士 並 木 昭 夫
代理人 弁理士 松 崎 清
第1 図
9 α1
1+ 1
αL−ヱ α5−j
月 j
季藁訊
1包26
剪2 図
゛α梃FIG. 3 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing a conventionally known Galois rest arithmetic circuit. Explanation of symbols 1.2...conversion table, 3...addition/
Subtractor, 4... Inverse conversion table, 5, 6...
...Gate circuit, 7... Multiplier agent Patent attorney Akio Namiki Agent Patent attorney Kiyoshi Matsuzaki 1 Figure 9 α1 1+ 1 αL−ヱ α5−j Month 26 Pruning 2 Figure α lever
Claims (1)
されてその指数iを出力する第1の変換テーブルと、同
じくガロア体GF(2^m)上の元であるα^jを入力
されてその指数jを出力する第2の変換テーブルと、前
記第1の変換テーブルから前記指数iを、また前記第2
の変換テーブルから前記指数jを、それぞれ供給されて
、それら両指数間の加算または減算を行って加算出力(
i+j)または減算出力(i−j)を出力する加減算器
と、該加減算器から、加算出力(i+j)または減算出
力(i−j)を供給され、前記2個の元の乗算出力(α
^i^+^j)または除算出力(α^1^−^j)を出
力する第3の変換テーブルと、から成るガロア体演算回
路において、 前記第1の変換テーブルからの出力である指数iと任意
の整数lとを入力されて両者の間で乗算を行う乗算器と
、前記第1の変換テーブルからの出力と前記乗算器から
の出力とを選択的に切り換えて前記加減算器に供給する
ゲート回路と、を具備したことを特徴とするガロア体演
算回路。[Claims] 1) A first conversion table that inputs α^i, which is an element on Galois field GF(2^m), and outputs its index i; a second conversion table that inputs the above element α^j and outputs its index j;
The above-mentioned exponent j is supplied from the conversion table of
an adder/subtractor that outputs an output (i+j) or a subtraction output (i-j), and an adder/subtracter that outputs an output (i+j) or a subtraction output (i-j) from the adder/subtractor, and a multiplication output (α
^i^+^j) or a third conversion table that outputs the division output (α^1^-^j); and an arbitrary integer l, and a multiplier that performs multiplication between the two; and a multiplier that selectively switches the output from the first conversion table and the output from the multiplier and supplies it to the adder/subtractor. A Galois field arithmetic circuit comprising a gate circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110683A JPS62268215A (en) | 1986-05-16 | 1986-05-16 | Galois field arithmetic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110683A JPS62268215A (en) | 1986-05-16 | 1986-05-16 | Galois field arithmetic circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62268215A true JPS62268215A (en) | 1987-11-20 |
Family
ID=14541801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61110683A Pending JPS62268215A (en) | 1986-05-16 | 1986-05-16 | Galois field arithmetic circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62268215A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301226A (en) * | 1989-05-15 | 1990-12-13 | Mitsubishi Electric Corp | Composite error correction bch decoding circuit |
US6523054B1 (en) | 1998-12-04 | 2003-02-18 | Fujitsu Limited | Galois field arithmetic processor |
CN109710212A (en) * | 2018-12-07 | 2019-05-03 | 深圳职业技术学院 | A kind of compound finite field inversions device based on model aroused in interest |
-
1986
- 1986-05-16 JP JP61110683A patent/JPS62268215A/en active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02301226A (en) * | 1989-05-15 | 1990-12-13 | Mitsubishi Electric Corp | Composite error correction bch decoding circuit |
US6523054B1 (en) | 1998-12-04 | 2003-02-18 | Fujitsu Limited | Galois field arithmetic processor |
CN109710212A (en) * | 2018-12-07 | 2019-05-03 | 深圳职业技术学院 | A kind of compound finite field inversions device based on model aroused in interest |
CN109710212B (en) * | 2018-12-07 | 2023-05-16 | 深圳职业技术学院 | Composite finite field inversion device based on cardiac model |
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