JPH02300825A - スキャン制御方式 - Google Patents
スキャン制御方式Info
- Publication number
- JPH02300825A JPH02300825A JP1122417A JP12241789A JPH02300825A JP H02300825 A JPH02300825 A JP H02300825A JP 1122417 A JP1122417 A JP 1122417A JP 12241789 A JP12241789 A JP 12241789A JP H02300825 A JPH02300825 A JP H02300825A
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- JP
- Japan
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- ram
- data
- scan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000002405 diagnostic procedure Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデジタル回路の診断方式に関し、特にＲＡＭを
含むデジタル回路のスキャンアウト動作をＲＡ Ｍのデ
ータを包括した形で一元的に実行させるスキャン制御方
式に関する。
含むデジタル回路のスキャンアウト動作をＲＡ Ｍのデ
ータを包括した形で一元的に実行させるスキャン制御方
式に関する。
従来、この種のスキャン制御方式は、レジスタ群のみを
スキャンバスで接続しているため、スキャンアウト動作
により収集できる情報は、レジスタ群の保持データのみ
であり、ＲＡＭの内部データはスキャンバスとは別のバ
スでファームウェア等により読み出していた。
スキャンバスで接続しているため、スキャンアウト動作
により収集できる情報は、レジスタ群の保持データのみ
であり、ＲＡＭの内部データはスキャンバスとは別のバ
スでファームウェア等により読み出していた。
、Ｌ述した従来のスキャン制御方式は、ＲＡＭの内部デ
ータがスキャンバス経由で収集できないため、ＲＡＭの
内部データを収集するためにはファ−ムラエア等による
読み出しが必要であり、診断動作としては効率が悪いと
いう欠点がある。
ータがスキャンバス経由で収集できないため、ＲＡＭの
内部データを収集するためにはファ−ムラエア等による
読み出しが必要であり、診断動作としては効率が悪いと
いう欠点がある。
本発明のスキャン制御方式の構成は、複数個のレジスタ
群と単一のＲＡＭを有するデジタル回路のスキャンアウ
ト動作を一元的に実現する方式において、前記スキャン
アウト動作時、前記１”（、ＡＭのＯ番地から最終番地
までの全アドレスを発生するアドレス発生部と、前記ス
キャンアウト動作時以外のＲＡＭのアトｌメス値と前記
アドレス発生部の出力値とを切替えるアドレス選択部と
を備え、別に前記ＲＡＭの出力データを交互に取り込み
、交互にシリアル出力をするＲＡＭデータ１次格納部及
びＲＡＭデータ２次格納部と、前記複数個のレジスタ群
のスキャンアウトデータと前記ＲＡＭデータ１次格納部
のシリアル出力データと前記ＲＡＭデータ２次格納部の
シリアル出力データとを合成してスキャンアウトデータ
として出力するスキャンアウトデータ選択部を設けたこ
とを特徴とする。
群と単一のＲＡＭを有するデジタル回路のスキャンアウ
ト動作を一元的に実現する方式において、前記スキャン
アウト動作時、前記１”（、ＡＭのＯ番地から最終番地
までの全アドレスを発生するアドレス発生部と、前記ス
キャンアウト動作時以外のＲＡＭのアトｌメス値と前記
アドレス発生部の出力値とを切替えるアドレス選択部と
を備え、別に前記ＲＡＭの出力データを交互に取り込み
、交互にシリアル出力をするＲＡＭデータ１次格納部及
びＲＡＭデータ２次格納部と、前記複数個のレジスタ群
のスキャンアウトデータと前記ＲＡＭデータ１次格納部
のシリアル出力データと前記ＲＡＭデータ２次格納部の
シリアル出力データとを合成してスキャンアウトデータ
として出力するスキャンアウトデータ選択部を設けたこ
とを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図のＲＡＭデータ１次及び２次格納部の詳細図
、第３図は第１図を説明するためのタイミングチャート
である。
図は第１図のＲＡＭデータ１次及び２次格納部の詳細図
、第３図は第１図を説明するためのタイミングチャート
である。
第１図を参照すると、レジスタ群１とＲＡＭ ２の周辺
は、スキャンアウト動作時のＲＡＭのアドレスを保持す
るアドレス発生部３と、ＲＡＭのアドレスを選択するア
ドレス選択部４と、ＲＡＭのデータを交互に取り込むＲ
ＡＭデータ１次格納部５及びＲＡＭデータ２次格納部６
とを備え、更にスキャアウトデータを合成するスキャン
アウトデータ選択部７が設けられている。
は、スキャンアウト動作時のＲＡＭのアドレスを保持す
るアドレス発生部３と、ＲＡＭのアドレスを選択するア
ドレス選択部４と、ＲＡＭのデータを交互に取り込むＲ
ＡＭデータ１次格納部５及びＲＡＭデータ２次格納部６
とを備え、更にスキャアウトデータを合成するスキャン
アウトデータ選択部７が設けられている。
スキャンアウト動作時は、アドレス発生部３の出力がＲ
ＡＭ２のアドレスとして選択され、又、アドレス発生部
３の内容は５ＥＴＡＤのタイミングで、０からＮ−１（
ＲＡＭ最終アドレス）まて゛順次変化していく。ＲＡＭ
２の出力データは、５ＥＴＡ及びＳ Ｅ Ｔ Ｂのタイ
ミングでＲＡＭデータ１次格納部５及びＲ，Ａ Ｍデー
タ２次格納部６に取り込まれ、ＣＫ Ａ及びＣＫ Ｂの
タロツクにより順次シリアルアラ１へされてレジスタ群
１のスキャンアウトデータと共にスキャンアウトデータ
選択部７に入力され、ＳＨＩ ＦＴＡ、ＳＨＩ ＦＴＢ
。
ＡＭ２のアドレスとして選択され、又、アドレス発生部
３の内容は５ＥＴＡＤのタイミングで、０からＮ−１（
ＲＡＭ最終アドレス）まて゛順次変化していく。ＲＡＭ
２の出力データは、５ＥＴＡ及びＳ Ｅ Ｔ Ｂのタイ
ミングでＲＡＭデータ１次格納部５及びＲ，Ａ Ｍデー
タ２次格納部６に取り込まれ、ＣＫ Ａ及びＣＫ Ｂの
タロツクにより順次シリアルアラ１へされてレジスタ群
１のスキャンアウトデータと共にスキャンアウトデータ
選択部７に入力され、ＳＨＩ ＦＴＡ、ＳＨＩ ＦＴＢ
。
ＳＨＩ ＦＴＣのタイミング信号により１本のスキャン
アウトデータとして合成される。
アウトデータとして合成される。
以上説明したように本発明は、スキャンバス」二にＲＡ
Ｍデータを組み込むことにより、スキャンアラＩ・動作
でレジスタ群とＲＡＭの内部データが一度に収集できる
ので、効率のよい診断動作が可能となる。
Ｍデータを組み込むことにより、スキャンアラＩ・動作
でレジスタ群とＲＡＭの内部データが一度に収集できる
ので、効率のよい診断動作が可能となる。
図面の簡単な説明
第１図は本発明の一実施例のスキャン制御方式のブロッ
ク構成図、第２図は第１図のＲＡＭデータ】及び２次格
納部の詳細図、第３図は第１図のタイミングチャートで
ある。
ク構成図、第２図は第１図のＲＡＭデータ】及び２次格
納部の詳細図、第３図は第１図のタイミングチャートで
ある。
１、・・・レジスタ群、２・・・ＲＡＭ、３・・・アド
レス発生部、４・・・アドレス選択部、５・・・ＲＡＭ
データ】。
レス発生部、４・・・アドレス選択部、５・・・ＲＡＭ
データ】。
次格納部、６・・・ＲＡＭデータ２次格納部、７・・・
スキャンアラ１〜デーフ選択部。
スキャンアラ１〜デーフ選択部。
Claims (1)
- 複数個のレジスタ群と単一のＲＡＭを有するデジタル回
路のスキャンアウト動作を一元的に実現する方式におい
て、前記スキャンアウト動作時、前記ＲＡＭの０番地か
ら最終番地までの全アドレスを発生するアドレス発生部
と、前記スキャンアウト動作時以外のＲＡＭのアドレス
値と前記アドレス発生部の出力値とを切替えるアドレス
選択部とを備え、別に前記ＲＡＭの出力データを交互に
取り込み、交互にシリアル出力をするＲＡＭデータ１次
格納部及びＲＡＭデータ２次格納部と前記複数個のレジ
スタ群のスキャンアウトデータと、前記ＲＡＭデータ１
次格納部のシリアル出力データと前記ＲＡＭデータ２次
格納部のシリアル出力データとを合成してスキャンアウ
トデータとして出力するスキャンアウトデータ選択部を
設けたことを特徴とするスキャン制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122417A JPH02300825A (ja) | 1989-05-15 | 1989-05-15 | スキャン制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1122417A JPH02300825A (ja) | 1989-05-15 | 1989-05-15 | スキャン制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02300825A true JPH02300825A (ja) | 1990-12-13 |
Family
ID=14835309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1122417A Pending JPH02300825A (ja) | 1989-05-15 | 1989-05-15 | スキャン制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02300825A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836505A (ja) * | 1993-02-09 | 1996-02-06 | Yokogawa Digital Computer Kk | マイクロコンピュータの開発支援システム |
-
1989
- 1989-05-15 JP JP1122417A patent/JPH02300825A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836505A (ja) * | 1993-02-09 | 1996-02-06 | Yokogawa Digital Computer Kk | マイクロコンピュータの開発支援システム |
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