JPS60185285A - 大容量メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はメモリ回路、特に回路規模を小さくかつランダ
ム雑音を小さくできる大容量メモリ回路に関する。

〔発明の背景〕

コンデンサメモリ等のメモリは、記憶容量（記憶サンプ
ル数）を大きくすると浮遊容量が増えるため動作速度お
よび動作精度が低下する。このため大容量のメモリを構
成するには、いわゆる直列−並列−直列変換構成すなわ
ち入力信号を並列信号に分割し、並列信号の数（ｎとす
る）だけの小容量メモリにそれぞれ並列信号を低速で書
込み。

読出しして、読出された並列信号を順次選択して記憶さ
れた入力信号と構成を採用する必要がある。

直列−並列−直列変換を行なうためには、小容量メモリ
回路の前にｎ個の標本化保持回路を２段。

小容量メモリ回路の後に２段の標本化保持回路、および
並列信号を順次選択して読出された入力信号とする信号
選択回路が必要となる。すなわち、（１）入力信号をｎ
サンプル期間にわたり順次標本化して保持するｎ個の第
１段標本化保持回路、（２）第１段の標本化保持回路に
保持されているｎ個の並列信号を同時に標本化して、こ
の信号を小容量メモリに書込む時間の間保持するｎ個の
第２膜種本化保持回路、（３）ｎ個の小容量メモリから
同時に低速で読出される並列信号を、読出し時間の間標
本化し続け、整定後に保持するｎ個の第３膜種本化保持
回路、（４）第３段の標本化保持回路の出力を同時に高
速に標本化して保持するｎ個の第４膜種本化保持回路、
（５）第４段の標本化保持回路の出力を順次選択して、
読出された入力信号とする信号選択回路の以上５段の回
路が必要となる。

このため、この直列−並列変換の構成では、標本化保持
回路が４段（小容量メモリも含めると５段）縦続接続さ
れることになる。したがって１回路規模は消費電力が大
きくなるとともに、標本化保持に伴なうランダム雑音（
いわゆるｋＴ／Ｃ雑音）が大きくなってしまうという問
題があった。

〔発明の目的〕

したがって、本発明の目的は、直列−並列−直列変換に
当って、標本化保持回路の段数が少なくて済み、回路規
模、消費電力とランダム雑音を小さくできる大容量メモ
リ回路を提供することにある。

〔発明の概要〕

上記の目的に従って本発明では、ｎ個の小容量メモリを
ｎ個と（ｎ−１２）個の二組に分け、書込みと読出しを
互いに交替で行なわせることにより、直並列変換及び並
直列変換用の標本化保持回路が小容量メモリと接続され
ていない間に高速動作できるようにして、標本化保持回
路の段数が減らしている。

〔発明の実施例〕

以下本発明を実施例を参照して詳細に説明する。

第１図は本発明による直列−並列−直列変換構成メモリ
回路の一実施例の回路図である。

本メモリ回路は、（１）１段の標本化保持回路から成る
直並列変換部、（２）ｎ個の小容量メモリから成る並列
メモリ部、（３）１段の標本化保持回路および信号選択
回路から成る並直列変換部、（４）制御回路、の４部分
で構成されている。

第１図において直並列変換部はｎ個の標本化回路２−１
〜２−１とｎ個の保持回路１−１〜１−ｎおよび出力ス
イッチ６−１〜６−ｎの部分である。すなわちｎ個の保
持回路１−１〜１−ｎの入力は標本化回路２−１〜２−
ｎを通してアナログ信号入力端子３に接続される。各保
持回路の出力は出力スイッチ６−１〜６−ｎを通って並
列メモリ回路９−１〜９−ｎへ入力される。標本化回路
２−１〜２−ｎは制御回路４から出力される標本化信号
５−１〜５−ｎより標本化パルスφＩＳｙφ２Ｓｙ・・
・φｎ８を用いて順次入力信号を保持回路１−１〜１−
ｎに保持する。

並列メモリ部は小容量メモリ９−１〜９−ｎを並列に並
べた部分である。保持回路１−１〜１−ｎの出力は、そ
れぞれスイッチ６−１〜６−ｎを通して小容量メモリ９
−１〜９−　ｎへ入力される。

スイッチ６−１〜６−ｎのうち、６−１〜６−Ωは制御
回路４から出力される左側書込信号７（φＷＬ）により
開閉され、スイッチ６−Ｑ＋１〜６−ｎは右側書込信号
８（φＷえ）により開閉される。スイッチ６−１〜６−
”ｎは標本化保持回路（２−１，１−１）〜（２−ｎ、
１−ｎ）が入力信号を標本化している期間の間、小容量
メモリ９−１〜９−ｎを切り離すためのスイッチである
。

標本化保持回路（２−１，１−１）〜（２−ｎ。

■−ｎ）の負荷容量になる小容量メモリ９−１〜９−ｎ
の入力容量がこれらのスイッチ６−１〜６−ｎにより切
り離されるので、標本化保持回路（２−１，１−１）〜
（２”ｎ、１−ｎ）の動作速度を速くすることができる
。

並列メモリは左側と右側、すなわち９−１〜９−Ｑと９
−Ｑ−１７１〜９−ｎの２つに分かれる。左側はアドレ
ス制御回路１０の書込信号１１−Ｗと読出信号１１−Ｒ
によりアドレスと書込読出しが制御され、右側はアドレ
ス制御回路１２の書込信号１３−Ｗと読出信号１３−Ｒ
によりアドレスと書込読出しが制御される。その制御は
後に説明するように互いに書込み読出しが重ならないよ
うに行なわれる。

（説明をわかりやすくするために、並列メモリを右側と
左側に分けたけれども、実際の回路で場所的に左右に分
かれている必要はなく、制御の単位として分かれていれ
ばよい。） 並直列変換部は、出力側標本化回路１４−１〜１４−ｎ
と出力側保持回路１５−１〜１５−ｎおよび信号選択回
路１６から成る部分である小容量メモリ９−１〜９−ｎ
の出力は標本化回路１４−１〜１４−ｎを通して保持回
路１５−１〜１５−ｎへ接続される。左側の標本化回路
１４−１〜１４−Ｑは制御回路４から出力される左側読
出信号１７（φＲＬ）により動作し、右側の標本化回路
１４−　Ｑ　＋　１〜１４−　ｎは右側続出信号１８（
φＲＲ）により動作する。

出力側標本化保持回路（１４−１，，１５−１）〜（１
４−ｎ、　１５−ｎ）の出力は信号選択回路１６により
順次選択され、並列信号から直列信号へ直されて、信号
出力端子１９へ出力される。

次に、第１図の直列−並列−直列変換構成メモリ回路の
動作を第２図の信号波形図を参照して説明する。この回
路は、直列信号のサンプル周期をＴｓとし、並列小容量
メモリの本数をｎとすると第２図に示すようにｎＴｓを
１サイクルとして、前半のサイクルと後半のサイクルに
分れて動作する。

アナログ信号入力端子３の入力信号ｅｔｎは、位相が順
次ずれているｎ個のサンプル信号φＩＳｙφＺＳ＋・・
・φｎｓの後縁により保持回路１−１〜１−　ｎに順次
標本化保持され、ｎ個の並列信号に直される。時刻０か
らＱ、ＴＳまでの前半のサイクルでは左側の０個の標本
化保持回路（２−１，］−１）〜（２−ｆｌ、１−Ｑ）
にアナログ信号が標本化保持され、つづく時刻（ｆｆ＋
１）ＴｓからｎＴｓの後半にサイクルでは右側の（ｎ−
Ｑ）個の標本化保持回路（２−西−ｔ、１．−ｍ＋ｔ）
〜（２−ｎ、ｉｎ）に信号が標本化保持される。

時刻ｎ　Ｔ　ｓになると再び時刻０の状態にもどって、
最も左側の標本化保持回路から標本化保持が再び始めら
れる。

左側の保持回路１−１〜１−Ｑの出力は、後半のサイク
ルの間全部保持状態になっている。そこでこの期間に左
側書込信号φＷＬにより左側の０個の小容量メモリ回路
（９−１〜９−Ｑ）が書込モードにされ、０個の保持回
路１−１〜１−Ｉｌの出力がそれぞれ並列に書込まれる
。このときアドレス制御回路１０は必要なアドレス信号
１１を発生していて小容量メモリ回路の所定のアドレス
へ信号が書込まれる。書込時間はサンプル周期Ｔｓの（
ｎ−Ｑ）倍までにでき、ゆっくり書込むことができる。

左側の小容量メモリ回路９−１〜９−Ｑが書込モードで
あるあいだ、右側の小容量メモリ回路９−ｇ＋ｉ〜９−
ｎは読出モードにされ、出力側へ信号読出しを行なう。

すなわちアドレス制御回路１２が指定する小容量メモリ
回路９−ト）　１〜９−ｎのアドレスから（ｎ−１２）
個の信号が並列に読出され、右側読出信号φＲＲで制御
される標本化回路１４−Ｑ＋１〜１４−ｎを通って、出
力側保持回路１５−１１＋１〜１５−ｎへ読出される。

つぎの後半のサイクルでは、左側と右側の書込みと読出
しモードが反転される。つまり後半のサイクルでは右側
の入力保持回路１−ト日〜１−ｎの出力が保持状態にな
っているので、右側書込信号φｗＲにより、右側の小容
量メモリ回路（９−Ｑ＋１〜９−ｎ）に信号が書込まれ
る。同時に左側の小容量メモリ回路９−１〜９−Ｑでは
信号が並列に読出され、出力側保持回路１５−ｆｌ＋１
〜１５−ｎへ読出される。

出力側保持回路の出力は、左側が後半にサイクルで、右
側が前半のサイクルで保持状態になっており、信号選択
回路１６により順次選択されてアナログ信号出力端子１
９へ出力される。

以上、小容量メモリ回路を左側と右側に分け、読出しと
書込を逆相で動作させることにより、入力側と出力側の
直列−並列および並列−直列変換回路の標本化保持回路
が一段ずつで済み、かつ連続的な読み書きができる直列
−並列−直列メモリが構成できることを説明した。

このメモリ回路は連続読み書きができるため、たとえば
シフトレジスタや遅延線メモリのような入出力が切れ目
なく行なわ九る必要のある応用にも適している。

さらにアドレス制御回路の制御によっては、遅延数を変
更したり、遅延の順序を変更する、たとえば、最後に書
込んだ信号から読出すことも可能である。

なお、第１図の構成において、信号選択回路１６の部分
にｎ個の並列入力を持つ小容量メモリを用いれば、その
読出しの制御によりｎサンプル周期までの遅延を選ぶこ
とができる。したがって、この構成により、並列メモリ
９−１〜９−ｎでのｎサン周期単位の遅延選択と合せて
１サンプル周期単位の連続した遅延選択が可能となる′
。

さらに、上記の場合、ｎ個の並列入力を持つ小容量メモ
リをもう１個用意して、その入力を全部アナログ信号入
力端子３に接続して、アナログ入力信号をｎサンプル周
期まで遅延できる新たな出力を設ければ、新たな出力と
出力１９との間では、並列入力を持つ小容量メモリによ
る利得誤差が相殺されており、出力信号の変化時点も揃
っている。

したがって、これにより、より高い精度の信号処理が可
能である。

また、これまでの説明では、アナログ信号入力端子３が
直接標本化保持回路（２−１，１−１）〜（２−ｎ、１
−ｎ）に接続されるとしてきたが、標本化信号５−１〜
５−ｎが回路的誤差により時間的に均一に並ばない場合
は、信号出力に劣化が生じることがある。このような場
合には、アナログ入力信号端子３と標本化保持回路（２
−１，１−１〜２−ｎ、１−ｎ）の間にサンプル周期が
Ｔｓで動作する標本化保持回路を挿入すれば、サンプル
時点がその標本化保持回路で決まるので問題なくなる。

〔発明、の効果〕

これまで詳しく説明したように、本発明によれば、回路
規模とランダム雑音を小さくできる大容量メモリ回路を
実現できる。

【図面の簡単な説明】

第１図は本発明の大容量メモリ回路の回路構成図、第２
図はメモリの制御信号波形図である。 １・・・入力側保持回路、２・・・入力側標本化回路、
３・・・信号入力端子、４・・・制御回路、５冑標本化
信号、６・・・スイッチ、７・・・左側書込信号、８・
・・右側書込信号、９・・・小容量メモリ回路、１０．
１２・・・アドレス制御回路、１１．１３・・・アドレ
ス書込読出信号、１４・・・出力側標本化回路、１５・
・・出力側保持回路、１６・・・信号選択回路、１７・
・・左側読出信号、１８・・・右側読出信号、１９・・
・信号出力端子。 代理人　弁理士　高橋明未 第　１　図 、４−

Claims (1)

1. 【特許請求の範囲】 １、読出モードと書込モードの２つ以上のモードがある
   小容量メモリを多数個並列に並べて動作させるメモリ回
   路において、前記小容量メモリを２つの組に分け、第１
   の組を続出モードで動作させる時、第２の組を書込モー
   ドで動作させ、また逆に第１の組を書込モードで動作さ
   せる時に、第２の組を続出モードで動作するように構成
   したことを特徴とする大容量メモリ回路。 ２、前記第１項の大容量メモリ回路であって、入力側標
   本化保持回路の出力と小容量メモリ回路の入力の間にス
   イッチを設け、小容量メモリ回路が書込モードでないと
   きに前記スオツチを開放にして、入力側標本化保持回路
   の動作速度を速くしたことを特徴とする大容量メモリ回
   路。