JPH01239469A - データ取得装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔関連出願〕 アナログ信号高速サンプリング回路は、本発明の２名の
発明者による１９８４年４月２日付は合衆国出願一連番
号５９５．７９０号に示されている。

〔発明の背景〕

本発明は、−射的にはアナログ記憶装置に関し、特定的
にはアナログ　パルス情報の超高速サンプリング装置に
関する。

高速で極めて短寿命の電気現象の測定能力の範囲を拡大
することが大いに望まれている。これらの測定は、レー
ザ通信研究、レーザ融合エネルギ研究、原子核研究、兵
器研究、及び高速イメージングの成長分野において特に
重要である。他の考え得る応用には、生物学的研究、材
料研究、及び加速器及び高エネルギ物理学的研究が含ま
れる。

瞬時現象の量子化技術は、既にこれらの分野の殆んどに
おいて使用されている。しかし従来のシステムにおいて
は、サンプルされる信号の過渡速度が増すにつれて精度
が大きく低下する。

この分野における従来の努力は、信号サンプルを記憶す
るための記憶用コンデンサを極めて小さく保たなければ
ならないこと、従って直ちに漏洩する可能性があるため
にサンプルの精度を低下させるという事実によって制限
を受けていた。更に、コンデンサが小容量であるために
、サンプルは極めて短時間の間しか保持できない。

この分野における従来システムの別の限界は、同時に発
生する複数の信号を同時に読取るようになっていないこ
とである。

現在知られている方法は、精度が６〜８ビツトで約１０
０ＭＨｚのサンプリング速度に制限されている。フラッ
シュ　アナログ・デジタル　コンバータ（ＡＤＣ）とし
て知られているこれらの装置は高価であり、消費電力が
大きく、またデータ記憶のために高速で大電力で且つ高
価なメモリを必要とする。８ビツトを超えて精度を上げ
る二重範囲（デュアル　レンジ）技術はほぼ２倍の価格
になる。

〔発明の概要〕

本発明の目的は、レーザ及び原子核の研究及び開発、通
信、イメージング及び他の目的に有用な、ある周波数範
囲において且つあるサンプリング速度で高速パルス信号
のサンプリングを大巾に改善可能なシステムを提供する
ことにある。

本発明の別の目的は、高速サンプリング応用、特に多重
チャンネルを同時にサンプルしなければならない場合に
、チャンネル当りの価格を低減せしめることにある。

本発明の別の目的は、超高速サンプリング回路の密度及
び電力消費を改善し、極めて多くの多重チャンネル　ア
レーを可能ならしめることにある。

特定的には、本発明の目的は、短い持続時間のパルス事
象に対して現在のパルスサンプリング回路技術に比し約
１００倍（２桁）のサンプリング速度を提供することに
ある。

本発明の別の目的は、ａｄｂロールオフにおいてＩＧＩ
Ｉｚよりも広い帯域巾とすることが可能な信号サンプリ
ング装置を提供することにある。

本発明の別の目的は、基本装置において現在のフラッシ
ュＡＤＣよりも１．５桁の振巾精度を改善する（６ビツ
トに比して１０ビツト、フルスケールにおいて１．５％
に比して０．１％）ことにある。

本発明の別の目的は、低消費電力で且つチャンネル当り
比較的低価格な高速サンプリング装置を提供することに
ある。

本発明の別の目的は、二次元或は三次元サンプリング　
アレーに適合させるための効果的且つ効率的な多重チャ
ンネル能力を有する集積回路装置を提供することにある
。

本発明の別の目的は、記憶時間間隔を長（するように容
易に再構成可能であり、また広い範囲の信号周波数に適
合させるための再プログラム可能なサンプリング　レー
トをも含む高速量子化回路を提供することにある。

本発明のこの再構成可能な高密度及び低価格の特色によ
って、本装置を、長期に亘る単一過渡現象の記録、記憶
したオソシロスコープ表示の発生、数百或は数千チャン
ネルの関連或は独立データのコンピュータ記憶、或は高
速高解像度グラフィックス或はアパーチャ時間が写真当
り約０．１ナノ秒（ｎＳ）で画像レートが１０１０毎秒
で関連画像記憶システムの発生の如き応用に適合させる
ことが可能である。

本発明においては、大きく且つ極めて重要な級の事象は
、これらの極めて高速な現象が短時間の間に観測される
ことのみを必要とするものと理解する。この好ましいデ
ユーティ　サイクルは以下に説明する本発明に向いてい
る。若干の環境においては、多くのこれらの信号の同時
観測、或はより長い期間に亘る若干の信号の観測が必要
であろう。以下に説明する本発明は、これらの特別な要
求にも対応するように構成することが可能である。

要約すれば、本発明は、集積化された電界効果トランジ
スタ技術を使用した複数のサンプリング及び記憶セルで
構成されるアナログ集積回路からなる。必要な高速性能
を達成するために２段サンプリング　セル設計が用いら
れている。初段は、高速ゲートを通して入力信号に結合
された極めて小さいコンデンサを組込んである。回路内
の行及び列の同時発生によってのみ開かれるこのコンデ
ンサは、極めて高速でこの第１のコンデンサに検討中の
アナログ信号のサンプルを捕捉させる。セルの全ての第
１捕捉区分がそれらのコンデンサにアナログ信号のサン
プルを捕捉してしまうと、転送ゲートが短時間開いて捕
捉し緩衝されたサンプル値をセルの第２区分即ち記憶区
分へ転送する。

この記憶区分には捕捉区分のコンデンサよりも溝かに大
きいコンデンサが組込まれており、溝かに長時間に亘っ
て信号を記憶することができる。

記憶区分は、一対の整合したトランジスタからなる出力
バッファを通してマルチプレックス式に読出され、読出
された信号はアナログ出力増巾器へ供給される。出力増
巾器は、出力バッファの整合した２つのトランジスタの
一方へ電圧をフィードバックするように設計されている
ので、記憶コンデンサからトランジスタによって読出さ
れた実際の出力を表わす信号から非直線性が排除される
一方で、非破壊的な読出しフォーマットは維持され続け
る。更に、分離した出力バッファを段分けした記憶区分
と組合わせて使用することによって、セルの読込み及び
読出しモードは分離され、もし望むならば、両モードを
同時に機能させることも可能である。

セルは集積回路チップ上に組立てられており、好ましい
実施例においては１０２４　（３２Ｘ３２）個の記憶セ
ルからなる。本発明の別の新規なる特色は、捕捉する記
録の長さをサンプルするチャンネルの数を表わす水平方
向及び記録の長さを表わす垂直方向の何れにも拡張する
ように、入力を種々に配列できることである。セルの所
与の列の入力容量が極めて低いために、装置数を増すよ
うにセルを垂直方向に集群させたり、或は装置の列数を
増すように水平方向に集群させるようにセルを組合わせ
ることが可能であり、それによって極めて融通性に富み
且つ特定の応用に対して容易に対応できるサンプリング
集群が得られる。この融通性は、数千の並列データ　チ
ャンネルを実現しなければならないような若干の応用に
対して極めて重要である。同一信号の異なる部分を単一
のチャンネル或は隣接チャンネルへ結合できるようにす
るために必要な高速タイミングは、遅延ラインを使用す
ることによって（遅延ラインはサンプル中のアナログ信
号の入力を次に隣接するチャンネルへ遅延させるのに使
用される）、或は高速並列出力シフトレジスタ或はこれ
と等価なタイミング技術を介してセルの捕捉区分へゲー
ト信号を印加することによって達成される。

〔実施例〕

アナログ信号人力Ｖｊをサンプルするのに使用される２
段セル２０の回路図を第１図に示す。このサンプリング
　セル２０は、初段即ち捕捉段２２と第２段即ち記憶段
２４とを含み、サンプリングの速さを最適化する。サン
プリング設計の目標は回路の入力帯域巾をｌＧ４１ｚよ
りも大きくし、サンプリング速度を１０（！Ｈ２（１０
ギガ　サンプル毎秒：　１０ＧＳ／ｓ）までとすること
である。以下に説明する基本回路構成の速さは人力追随
時定数（帯域巾を限定する）と、外部高速タイミング回
路（第５図を参照して後述する）とによってのみ制限さ
れる。外部高速タイミング回路は、この回路構成のＩ　
ＧＳ／ｓにおける最適性能に対しては１ｎＳの遷移時間
を有するきれいな信号を発生しなければならない。

基本サンプリング　セルの動作原理は以下のようである
。アナログ信号入力（Ｖｊ、第２図の最上線上にも示し
である）は集積回路チップ上の共通アナログ　バス３０
を通してサンプリング　セル２０の入力へ印加される。

集積回路チップには多数のセル、典型的にはチップ当り
１０２４セルが配列されている。典型的な信号サンプリ
ング　セル２０は２段からなる。信号捕捉区分２２と呼
ぶ初段は不可欠的に一対のＦＥＴゲートＱＩ、Ｇ３を含
み、小さいサンプリング　コンデンサＣ１がこれらのゲ
ートに後続している。このコンデンサＣ，の値は極めて
小さく、本質的には入力回路の浮遊容量のみからなって
いて差支えない。この極めて小さい値のコンデンサを使
用する理由は、サンプリング　セル２０の入力容量を減
少させそれによってサンプリングの速さと共通バス３０
に接続し得るセルの数とを最大にするためである。最適
帯域巾を得るために、電圧に追随するＲＣ時定数は極め
て短か（しなければならないから、好ましい実施例にお
いてはコンデンサＣ１の値を約０．１ピコファラド（ｐ
Ｆ）まで最小化してあり、従ってＲＣ時定数は約１００
ピコ秒（ｐＳ）となり１．６ＧＨｚ、の入力帯域巾を得
ている。

サンプリング　コンデンサＣＩは、一対のＦＥＴ　　Ｑ
ｓ及びＧ６からなる電圧フォロア回路３２によって緩衝
される。変形例においては、バッファ回路３２は電圧利
得を与える段に置換されている。各サンプリング　セル
２０は、トランジスタ対Ｑ１及びＧ３のゲート３４及び
３６に同時に印加される一対の信号φＦ１及びφＣｊ　
（第２図の線２１．２３参照）によって付活される。典
型的には列信号φＣｊは、セルの列を可能化する全時間
に亘って印加され続けられる。トランジスタＱ１のゲー
ト３４に印加される高速ゲート制御信号はチップ外で発
生され（好ましくは第５図の回路を用いる）、ゲート波
形φ２．の立下り縁の発生時にアナログ信号ｖｊから得
た特定の電圧値を記憶させる。捕捉区分２２は別の２つ
のトランジスタＱ２及びＧ４をも含む。これらのトラン
ジスタＱ２及びＧ４の機能はこの捕捉段２２の精度、及
び捕捉したサンプルの後続記憶段２４への転送精度に貢
献することである。トランジスタＱ１　とＧ３との接合
点に接続されているトランジスタＱ２は信号φＩＮＮ　
　（第２図の線２５参照）によって制御され、トランジ
スタＱ、と共働してデータ読出し中の不要な信号フィー
ドスルーに対抗するフィルタを形成する。低周波雑音信
号はＲ２゜７／Ｒ８゜、ｆの比で減衰され、高周波フィ
ードスルーはＺ２゜＋Ｉ／ＪＸＩ。ｆｆの減衰係数によ
って制限される（但しＸｌは主として入力からＱ、とＧ
３との接合点までの浮遊容量のりアクタンス）。トラン
ジスタＱ４はトランジスタＱ３とコンデンサＣ４との接
合点と接地との間に結合され、その状態は信号φＲ（第
２図の線２７参照）によって制御される。第２図の最下
線に示しであるように、信号φ、の状態がコンデンサＣ
２を接地するように変化するとコンデンサＣ１は完全に
放電される。トランジスタＱ４はトランジスタ　Ｑ３と
共に第２のフィルタを形成し、後述のコンデンサＣ２か
らのサンプル読出しから雑音を分離する。

要約すれば、信号人力Ｖｊのサンプルは、トランジスタ
Ｑ、のゲートに印加される各高速ゲート信号φＦ８の後
縁において採取され、コンデンサＣＩに記憶される。、
コンデンサＣ８は極めて小さいから、その保持時間は数
百マイクロ秒（μＳ）程度の極めて短かい時間に制限さ
れる。従って本発明のサンプリング　セル２０は初段の
直後に第２段即ち記憶区分２４を備えている。記憶区分
２４は信号φアによって付活されるゲートＱ７と約１ｐ
Ｆの値を有する太き目の記憶コンデンサＣ２とからなる
。この記憶区分２４はサンプリング　セル２０のために
数百ミリ秒（ｍＳ）の記憶時間を提供する。

第２図から、トランジスタＱ７からなる転送ゲートは、
アレーの最終サンプリング　セル２０のトランジスタＱ
、へ高速ゲート信号φＦｉが印加された後のある時刻に
信号φアによって可能化されることが理解されよう。こ
れによって各セル２０のコンデンサＣ０に記憶されてい
た全てのデータ即ちアナログ　サンプルは、記憶段２４
、特定的にはコンデンサＣ２へ同時に転送される。デー
タが捕捉区分２２から記憶区分２４へ転送される時刻Ｔ
２　（第２図の線２７参照）には、始めのデータがマル
チプレックスされた読出しライン４２．４４を介して未
だに読出されていなくとも或は読出し中であっても、次
の高速捕捉（書込み）サイクルを直ちに開始できること
が本発明の特色である。従って、記憶段コンデンサＣ２
に転送された第１のデータ　サンプルを充分に速く読出
して、データ　サンプリングの第２ラウンドにおいて捕
捉段コンデンサＣ３内に動的に記憶されるデータが記憶
段コンデンサＣ２に転送されるまでに大きく減衰してし
まわないようにする限り、ダブルショット高速捕捉モー
ドが可能である。

記憶段２４によって与えられる記憶時間の延長は、第１
０図を参照争て後述する共通アナログバスを通してセル
の大アレーを読出すような典型的な配列において特に重
要である。記憶段２４のコンデンサＣ２にはトランジス
タＱ８を含む出力バッファ段４０が後続している。出力
バッファ段４０のトランジスタＱ、は参照トランジスタ
Ｑ。

と共働して差動アナログ出力バス４２．４４上にサンプ
ルされた電圧及び参照電圧からなる差動アナログ読出し
信号を供給する。この動作の詳細に関しては後述する。

第１図のサンプリング　セルの設計の別の重要な特色は
、例えば第３図に示す重複タイミングパルスによって制
御される適合性である。前述のように、アナログ信号Ｖ
ｊのサンプリングを制御するトランジスタＱ、はゲート
３４に制御信号φ、。

の後縁が現われるとサンプルを採取する。この事実から
、及び何れかのゲート３４への信号φ２．の安定状態が
存在できる時間長はサンプル時間には無関係であるとい
う事実から、同一の入力信号Ｖｌ　、６５を受けている
複数の分離したセルのトランジスタＱ、のゲートに第３
図に６０．６２．６４で示すような一連の重複したタイ
ミング信号を印加することができる。第３図から明白な
ように、信号６０．６２．６４はそれら自体は重複して
いるが、それらの後縁は多分１００ｐＳだけ分離してい
る。例えば第３図に示す例では隣接する１０セルを一度
にターンオンさせ、入力電圧信号を能動的に追尾し、サ
ンプリングすることができる。実際のサンプルは、制御
信号６０〜６４の後縁（これらの後縁は時間的に極めて
密に離間させることができる）において採取される。捕
捉段コンデンサＣ１の容量が極めて小さいので、入力は
通常よりも極めて僅かに負荷されるだけである。

これに対して通常多数のセルを集合させた時の入力容量
は単一のセルの入力容量に比して極めて大きい。この長
所は、部分的に、本セル２０の各捕捉段２２が入力ＦＥ
Ｔゲー）Ｑｌ　によって分離されているため入力容量は
本質的にＦＥＴＱ、自体のチャンネルの容量に制限され
る故に達成されているのである。

第４図は本発明の差動続出し回路の詳細を示す。

何れかのサンプリング　セル２０内に記憶されている電
圧を読出すために、その特定のセルは公知の技術及び例
えば前記合衆国特許出願５９５．７９０号に記載の技術
によるマルチプレックシング　ケー１−７０によって選
択される。

マルチプレックスされた差動出力信号７２．７４は一対
の演算増巾器７６．７８を通して電圧惑応型高利得演算
増巾器８０に供給される。増巾器８０の出力はサンプリ
ング　セルの出力信号■。０アとして読まれ、またフィ
ルタ区分（図示せず）を通してフィード　バック信号Ｖ
　ＩＩＥＦとしてトランジスタＱ９のゲートに印加され
る。このフィード　バック作用によって、トランジスタ
Ｑ。

（記憶区分２４からの実際の記憶されたサンプルを供給
）とトランジスタＱ、（参照トランジスタを構成）の間
の電流差はサンプルされた電圧の断片（この断片は公知
のフィード　バック　ループのように閉ループ利得と開
ループ利得の比によって定まる）まで最小化若しくは零
化される。トランジスタＱ８及びＱ、は、参照信号７２
と出力サンプル７４との差を最小化するように整合した
モノリシック構造である。増巾器８ｏは高利得増巾器で
あり、Ｑ８及びＱ、からの電流の整合誤差を最小にする
ように調整される。この結果、コンデンサＣ２から電圧
出力Ｖ　ＲｔＦまで線形の伝達が行われ、トランジスタ
の動作特性曲線の非直線性は増巾器の順方向利得によっ
て除されてそれらの重大性は薄れる。

出力バッファと信号出力との間に演算増巾器７６．７８
及び８０を挿入し、出力信号Ｖ　ＲＥＦを整合したトラ
ンジスタロ９ヘフイード　バックすることによって、Ｆ
ＥＴバッファ　トランジスタＱ、のゲートに現われる電
圧はＦＥＴバッファトランジスタＱ９のゲートに接続さ
れている記憶コンデンサＣ２に存在している電圧と同一
になる。

トランジスタＱ、及びＱ９の構造は同一であり、マルチ
プレックシング続出しバスに関連している後続差動トラ
ンジスタ対も同様に物理的に極めて密に結合されている
。従って、この設計によれば回路の出力電圧（この場合
は参照電圧ＶＲ）：Ｆ）とサンプルされた信号電圧とは
一次まで精密に追尾する。この独特な読出し方法によっ
て、非フィード　バ・ツク回路に固有な非直線性を補償
するためのデータの一次直線化（リニアライゼーション
）の必要性が除かれる。タイミング及びセル内のしきい
値変動のような他の効果（これらは最高動作周波数にお
いてのみ重要となる二次効果である）に対するサンプル
されたデータの補正も、後述の外部較正補正手段によっ
て適用することができる。

多くの応用に対しては、本発明の演算増巾器フィード　
バック方式によって与えられる簡単な直線化で充分であ
ろう。

サンプリング　セル２０、特に捕捉区分２２に戻って、
トランジスタＱ１のゲートに高速ゲートパルスφＦｉを
供給する駆動回路を第５図に基いて説明する。サンプリ
ング回路のアパーチャ即ちこの初段のターン　オン時間
は臨界的である。このゲートに用いられているトランジ
スタＱ、は、その動作速度を最適化する最小ジオメトリ
装置である。セル２０のサンプル時間は、第５図の右上
に示す信号φ□（これが第１図のトランジスタＱ１を駆
動する）の立下り経時間の一次関数である。

もしこの縁が時間的に無限に短かければ、装置はその時
間にコンデンサに蓄積されている電圧を精密にサンプル
する。サンプリング速度がｌ　ＧＨｚである場合には、
立下り経時間は１００ｐＳ或はそれ以下とすることが望
ましい。

典型的な配列においては、セルの群は、セルサンプル　
ラインに接続しなければならない高速駆動回路の数を最
小にするために、互に行或は列に接続される。しかし、
これは駆動回路によって駆動すべき負荷の容量を増加さ
せる。第５図は、後縁即ち立下り経時間が１００ｐＳ以
下の信号φ１、で３２セル（これらのセルの負荷容量は
３ｐＦと計算される）までを駆動可能な駆動回路を示す
。この回路の設計においては、φ、１パルスの立上り縁
はこれ程高速の必要ではないが、この信号は０．ｌｐＦ
の捕捉コンデンサＣ１上の正しい値に整定させるために
充分な時間に亘って限定されたしきい値以上になければ
ならないものとしている。事実、理論的には信号φ１．
は、従って捕捉段トランジスタＱ、は立下り縁が発生す
るまで任意の時間長に亘ってターン　オンさせることが
できる。実際にはサンプリング　パルスφ２□は数ｎＳ
とすることが有利である。何れの場合も主な条件は、信
号φ１の立下り縁を極めて高速にすることである。信号
φ１．に高連立下り縁を発生させる回路が第５図に示す
回路である。この回路には、パルス巾が１ｎＳ、立上り
及び立下り時間が約ｔｏｏｐｓ、振巾が−Ｏ，Ｓ　Ｖ及
び−１，６ｖで変化する出力を有する人力信号８７が高
速バイポーラ或はガリウム砒素シフトレジスタ、遅延ラ
イン、或は同じような高速の源（ＥＣＬ源８９と名付け
たトランジスタ・抵抗組合せによって示されている）か
ら与えられるものとする。エミッタ結合論理回路（ＥＣ
Ｌ）の標準論理レベルを源と考えている。パルス８７を
受けそれをセル２０のための信号φ□に必要な立下り及
び特に立下り時間を与えるように整形する駆動回路９０
は、共通エミッタ電流スイッチＱ、１、それに後続して
電流増倍器として働らく共通コレクタ段Ｑｑｓを含む。

電流増倍器Ｑ９．は印加されたＥＣＬ信号８７のレベル
変化に応答して極めて高い電流出力を発生し、サンプリ
ング　セル２０の負荷容量ＣＬ９７を極めて急速に放電
させる。このようにすると、トランジスタＱ、のゲート
に接続されている出力９８が状態を変化してこの高電流
出力を供給すると信号φＦｉの立下り縁は極めて高速と
なり、所望のｔｏｏｐｓ以下の立下り緑信号となる。第
５図の駆動回路に課せられた要求は、ゲート回路を表わ
すコンデンサＣＬを先ず充電し、次でそれを所望立下り
時間以内に急速に放電させることである。従って、トラ
ンジスタＱ７．としてはＰＮＰエミッタ　フォロアが用
いられている。

スイッチＱ５．は、定常電流が１５ｍＡに設計されてい
る。整合用ダイオードＤ９９及びＤｌ。。は、トランジ
スタＱ７．のベースに印加される信号の範囲を限定する
ために設けられている。回路の動作は以下の通りである
。ライン８８からトランジスタＱ、Ｉのベースへ印加さ
れる信号の値が−０，８ｖである時は、抵抗Ｒ９Ｚにま
たがって充分な電圧降下が発生するのでダイオードＤ１
０゜が導通ずる（この導通（ターン　オン）速度はＲ７
２の大きさに依存する）。この抵抗Ｒ９Ｚの大きさは少
なくとも４００オームとすべきことが分った。この時点
にはトランジスタＱ９．は導通し、そのエミッタ出力に
は論理０が発生する。ライン８８上の信号が−１，６Ｖ
になると、トランジスタＱＱＩのコレクタは正となりダ
イオードＤ９９が導通するのでトランジスタＱ９Ｓのベ
ースは約４．３Ｖまで正に上昇する。

このためトランジスタＱ１．のエミッタは正となり、サ
ンプリング　セルの実効容量ＣＬ９７はある時定数で、
抵抗Ｒ９Ｚ及びＲＩＯＺによって設定される方向に充電
される。ＲＩＯＺは、容量負荷が３ｐＦであるものとし
て、典型的には３００オーム或は以下である。

これはトランジスタＱ７．及びＱｌ、の定常電流を約３
５ｍＡにさせ、１段当りの組合せ電力消費を１９５ｍＷ
に、即ち３２段の消費電力を６．２４Ｗにすることに注
目されたい。この電力を低下させるためにはＲ９Ｚ及び
ＲＩＯＺの値を増加させ、充電時間を相応して長くする
ことができる。

φ４．の高連立下り縁が発生する臨界的時点に、ライン
８８上の信号が一〇、８■の値に戻る。両トランジスタ
Ｑ、１及びＱ９５はこの時点に負方向に向う最大瞬時電
流を流すことができるように構成されている。従ってト
ランジスタＱ１．の出力における立下り時間は単にこの
最大瞬時電流と負荷容量ＣＬ９７によってのみ決定され
る。トランジスタＱ９Ｓを通して付加的なプルダウン電
流を得るために、トランジスタＱ、Ｉのエミッタにスピ
ード　アップ　コンデンサＣｌＯ４が設けてあってトラ
ンジスタＱ７．のベースから付加的な電荷を引出す。こ
の電流は増巾されてコンデンサＣＬ９７の放電を援助す
るのに利用され、第５図の右に示す曲線１０５に示すよ
うにＱ９Ｓの電流値に瞬時変化を与える。

トランジスタＱ、１及びＱ９．を充分急速にスイッチさ
せるためにはｆ７が少なくとも６　ＧＨｚのトランジス
タを使用しなければならず、ＣＬ９７を１００Ｔ１Ｓ以
下で放電させるためのトランジスタＱ、１の瞬時電流Ｃ
ｄｖ／ｄｔは１００ｍＡであって極めて合理的な値であ
る。

ダイオードＤ１０゜はトランジスタＱ□を飽和させない
ためのものであり、且つＯ電圧状態にあるトランジスタ
Ｑ１．の出力を安定な低レベル電圧に維持することを保
証する。ダイオードＤ９９はトランジスタＱ９Ｓが遮断
されるのを防ぎ、且つトランジスタＱ９Ｓの出力を４．
３■の高レベルに設定する。

トランジスタＱ１．のベース・エミッタ間に接続されて
いる別のダイオードＤ、。６はこのトランジスタを電位
破壊から保護する。

回路内の過大電力消散を防ぐために、書込みサイクルの
開始直前に電源がオンとなるようにパルス化することが
随意であることに注目されたい。

多くの応用においては、これは完全に受認できる動作モ
ードである。またゲート遷移を増加させる、従ってダイ
ナミック　レンジを改善するために、上述のバッファ区
分の電源を第５図に示すレベル（＋　５　Ｖ）よりも若
干高いレベルでパルス化することができる。

上述の駆動回路は、スイッチング回路の充電がより遅く
なる犠牲を払って定常電流を減少させたことによって電
力消散を制御可能ならしめたことが、従来の駆動回路よ
りも明らかに改善されている。しかも、コンデンサＣ５
９７の放電を駆動するのに使用されている両トランジス
タＱ７．及びＱ９Ｓの電流利得が大きいために、立下り
縁の最高速度は失われない。相対的に１００ｐＳよりも
短い伝播遅延を有する適切な外部制御回路を用いて、１
０ＧＳ八までの総合システム　サンプリング　レートを
達成するようにセルの群、例えば列を或は全チップを位
相制御することができる。

以上に各セルの構成及び設計を説明したが、残りの図面
は単一チップ上の複数のセル群の異なる配列形状を示す
。第６図に示す実施例においてはセルは３２Ｘ３２アレ
ーに配列され、３２セルの各列は単一の電圧信号人力ｖ
ｊを受け、列信号φ。

は１つの列内の３２の全セルに共通である。各サンプリ
ング　セルはφＣｊ及びφ１．の両者が同時に高い場合
のみ付活される。単一チップ上に配置可能な第６図の配
列を用いることによって、３２の並列入力信号■、乃至
Ｖ３２を１００ｐＳ毎に１サンプル即ちｌ０ＧＳ／ｓま
での速度のような同一高速タイミング間隔で同時にサン
プルすることができる。

セルが垂直方向にバスで供給される列クロック信号及び
水平方向にバスで供給される高速行うロック信号を用い
る規則的な矩形アレーとして現われている事実によって
、異なる時間毎に極めて高速で到来信号（１つの或は複
数の）をサンプルするように多くの異なる配列を利用す
ることが可能となる。

単一の入力信号の長連のサンプルを記憶する変形配列を
第７図に示す。この例では全ての信号入力は並列に接続
されている。この配列によれば、列信号φ６．〜φ。２
は次々と印加され、各列信号は全ての３２高速クロック
信号φＦｉの持続時間の間持続する。この配列は単一の
アナログ信号人力Ｖ、の１０２４連続高速サンプルを採
取する。

別の配列を第８図に示す。複数の列人カラインを互に接
続し、次で高速行ゲート信号φＦ１〜−Ｊ□の持続時間
の間各行を特定的にアドレスすることによって入力信号
ＶＩＮのある長さの記録を得ることができ、連続サンプ
ルの数は高速パルスφ２．の数に接続された副入力の数
を乗じたものに等しくなる。第８図において、合計セル
　アレーは４セグメント１２０．１２２．１２４．１２
６に分割され、各セグメントは２５６セルを含み単一の
信号人力Ｖ１〜Ｖ４を受ける。２５６セル　マトリクス
１２０のみを考えれば、付活用列クロック信号φ０を適
切に順序づけ、各列クロックを全３２高速クロック信号
φ、が発生できるよう充分に長時間に亘って保持するこ
とによって、合計２５６連続サンプルを単一人力信号Ｖ
ｌから採取することができる。

所与の入力信号の極めて密に離間したサンプルを採取す
る本発明の構造を使用する別の方法を第９図に示す。第
９図には２つの変形が示されている。第１の例ではセル
の連続する２列１３０．１３２の■、信号入力は遅延ラ
イン１３４によって接続されている。信号ＶＩＮが発生
すると先ず列１３０の入力Ｖ、に現われ、遅延ライン１
３４によって確立される極めて短かい時間後に列１３２
０入力■２に現われる。もし列クロック信号φ１及びφ
ｃ２が共に存在し、且つ高速クロック捕捉信号φＦ１が
発生していれば、列１３０の第１のセルがその入力に現
われるアナログ信号のサンプルを捕捉し、列１３２の第
１のセルは短時間後に発生する同一信号のサンプルを捕
捉する。この時間間隔は遅延ライン１３４の遅延によっ
て固定されている。

変形では、遅延ライン１３４を信号入力に使用するので
はなく、同じ時間遅延を与える遅延ライン１３６を列ク
ロック入力１３８．１４０を結合するのに用いている。

この例では、ある点で第１列１３０の列クロックφ、Ｉ
が高くなってそれが信号φＦ１の存在と一致すると入力
信号■１のサンプルが記憶される。ある時間後に列クロ
ックφｃ２が高くなり、それが絶えず反覆されている信
号φ、Ｉと一致する時点で列１３２の第１のセルに信号
のサンプルが記憶される。この配列はサンプリングレー
トが遅い場合に特に有用である。

例えば、２つの入力を遅延ラインで結合する例に戻って
、入力■１、ｖ２が１ｎＳ遅延ライン１３４を通して接
続され（第９図に示すアレーと同様に）、人力対３−４
．５−６、等・・・３１−３２がそれぞれ１ｎＳ遅延ラ
インを通して接続され、そしてラインφ２８．上の基本
クロック駆動速度が’ｌｎｓ／サイクル（５００ＭＩ（
ｚ　）に低減されたものとしよう。

その結果記憶される記録は１６チヤンネルのデータを含
み、各チャンネルは６４の値を記憶し、各データ点は１
６の各チャンネル上で１ｎＳ間隔で採取されたサンプル
を表わす。この配列においては、サンプルは全て精密に
同一の時刻に全チャンネル上で採取されることに注目さ
れたい。これは、多くの点で同時に行われた時間測定を
相関させる必要があるような若干のクラスの測定に重要
な特色である。

この設計の別の新規な延長は、それぞれが１０２４セル
からなる集積チップを複製してこれらのチップをアレー
として相互接続することによって、水平方向に記録長を
伸ばしてチャンネル数を増加させ、垂直方向に伸ばして
任意の入力信号の記録の長さを増すことができることで
ある。これは第１０図に示すように、信号人力Ｖ１を遅
延ライン１４６．１４８　（これらの遅延ラインは３２
の全高速パルスφＦ１〜φ１，２を発生させるのに必要
な時間に等しい）を使用して垂直方向にアレー化された
チップ１４０．１４２．１４４に供給するか、或は各チ
ップの高速制御ラインφ、を遅延ライン１５０．１５２
を通して接続するの何れかによって行うことができる。

このようにすると、信号人力■１は垂直チップ　アレー
１４０〜１４４の長さを通して走行でき、全てのセルは
適切に遅延したφ２□信号によって適切な時間間隔でパ
ルス制御できる。この配列は、本発明のセルの列の入力
容量が３２セルで１ｐＦの程度と極めて小さいから実現
できるのである。従って、セル群を垂直に組合わせて装
置を付加したり、或は例えば遅延ラインを介して水平方
向に組合わせることが実用的である。これによって極め
て融通性に冨み且つ特定応用に容易に順応できるサンプ
リング群が得られる。この融通性は、数千の並列データ
チャンネルを構成しなければならないような若干の応用
には極めて重要である。遅延ラインと共に使用される上
述の３２列装置は、これらの遅延ラインの実現可能性に
よってのみ制限される組合せを得ることができる。原理
的には、単一のチップを３２アナログ　データ　チャン
ネルとして、或はｌ乃至３２の任意の番号を解析するた
めに互に接続された列の組合せとして構成することがで
きる。

別の重要な特色は、第１０図の配列において高速クロッ
ク　ラインφ１．〜φ１，２をチップ１４０〜１４４の
垂直方向にチップ毎にｔｏｏｐｓだけ遅延させ、チップ
の数Ｍを例えばＭ＝１０チップとすることによってｌ０
ＧＳ八等価サンプリング速度をも達成できることである
。チップＭ＝２のためのゲート信号をチップＭ＝１から
１００ｐＳだけ均一に遅延させ、ＭｌからＭ３までは２
ｏｏｐｓ遅延させる等々である。従って、φ□からφ１
，２までの高速クロックの１サイクルによって１０個の
各チップ内に１００ｐＳ間隔の１０データが記憶される
。読出しに際しては、普通の時間シーケンスにおけるサ
ンプルの連続記録が読出し出力に受けられるように、読
出しシーケンスは書込みシーケンスと整合するように平
凡に配列することができる。

更に、各チップの垂直列は、合計記録長及びチャンネル
数を特定応用に適するように形成可能とするために、互
に他に対して編成できる。

好ましい実施例においては各チップは第１図に示す設計
のサンプリング　セルを１０２４個備えており、３２サ
ンプリング　セルからなる各組毎に第５図に示すような
駆動回路を含み、全てが混成くハイブリッド）回路上に
組合わされている。

最適タイミング性能を得るためにこの組合せを推奨する
。

１０ＧＳ／ｓを達成するために第１０図に基いて説明し
た方法と、第３図で説明した重複パルス法との基本的な
差は、第１０図の例においては原理的に同一の結果を達
成する上で書込みパルスを重複させる必要がないことで
ある。同時に、より長い記録長或はより多くの並列デー
タ　チャンネルを得るには１０チツプを使用することが
正当であるものとしている。

本発明の更に別の変形例は第１０図に示す基本的構成の
延長によって達成される。それによって、単一の或は複
数のデータ　チャンネルを連続記録するシステムはｌ０
ＧＳ／ｓまでのサンプリング速度を達成できる。これは
読出し出力をｎ群のＡＤＣに編成する必要があり、これ
らのＡＤＣの集合は単一のＡＤＣの速度のｎ倍に等しい
総合速度で走る。１０ＭＨｚのＡＤＣを使用し、１００
Ｏ１００Ｏ即ちＩ　ＧＨｚの総合サンプリング速度を必
要とするものとしよう。これは１００群のサンプリング
　チップを用い、それらに１つのＡＤＣを後続させるこ
とによって達成することができる。１０．ＯＯＯＭＨｚ
の連続記録速度を得るには１０００個のＡＤＣが必要で
ある。単一の群の記憶能力は、通常は所望の最高サンプ
リング速度を達成するのに必要な最小値に保たれる。こ
の配列は、連続波形をサンプリング　チップの最高レー
トでサンプリングすることが常に実行可能であり、実用
的であることから達成できるのである。更に、他のシス
テムでは達成できなかった広いダイナミック　レンジを
本発明は達成している。最後に、従来技術において公知
のフラッシュ　システムの性能を結局は制限している超
高速メモリの代りに比較的低速で低電力のメモリを使用
できることから、デジタル　メモリに対する要求は簡単
である。

当業者ならば本説明から他の変形を考案することは容易
であろう。従って本発明の範囲は特許請求の範囲によっ
てのみ限定されることを理解されたい。

【図面の簡単な説明】

第１図は２段サンプリング及び出力バッファの詳細回路
図であり、 第２図はサンプルされる信号及びこの入力信号をサンプ
ルするのに必要なタイミング信号のタイミング図であり
、　　゛ 第３図はアナログ入力信号をサンプルするために第１図
の実施例と共に使用可能なタイミング信号の変形アレー
を示し、 第４図はサンプリング　セルの出力データを直線化する
のに使用される出力バッファ及び出力増巾器の回路図で
あり、 第５図は捕捉区分の制御ゲートの一つを駆動するのに使
用され、ゲートを制御するために極めて急速に立下る縁
を有するパルスを発生する駆動回路の回路図であり、 第６図は複数の分離した入力信号をサンプルするために
列に配列された複数のサンプリング　セルの基本的配列
を示し、 第７図は第６図の変形であって単一の入力信号Ｖ、をサ
ンプルするのに使用できる１０２４セルのアレーを示し
、 第８図は４人力信号■１〜Ｖ４をサンプルするように１
０２４セルを集群させた変形配列を示し、第９図はタイ
ミング信号の発生を簡略化するために遅延ラインを使用
してセルの列への入力信号或はクロック信号の印加を遅
延させる変形配列であり、 第１０図は拡張された時間に亘ってアナログ信号のサン
プルのシーケンスを捕捉するためにそれぞれが１０２４
セルからなる複数の集積回路チップを使用し適切に接続
された遅延ライン或は同様の遅延装置によってデータ或
はクロック信号を遅延させる変形配列である。 ２０・・・・・・サンプリング　セル、２２・・・・・
・捕捉区分、　　　２４・・・・・・記憶区分、３０・
・・・・・アナログ　バス、３２・・・・・・バッファ
、４０・・・・・・出力バッファ手段、 ７０・・・・・・マルチプレソクシング　ゲート、７６
．７８．８０・・・・・・演算増巾器、８９・・・・・
・ＥＬＣ源、　　　９０・・・・・・駆動回路、１２０
．１２２．１２４．１２６ ・・・・・・セグメント（マトリクス）、１３４．１３
６．１４６，１４８，１５０．１５２・・・・・・遅延
ライン、 １４０．１４２．１４４・・・・・・チップ。 べ か ネ１９ りへ Ｌ− 手続補正書（方式） 、　３．１７ １、事件の表示　　　昭和６３年特許１ＩＪｊＩ第２８
９９０８号３、補正をする者 事件との関係　　出願人 名　称　　　アナリテック　リミテッド４、代理人

Claims (1)

1. 【特許請求の範囲】 １、アナログ信号の一連のサンプル値を記憶するための
   高速データ取得システムであって：アナログ信号入力手
   段及びアナログ信号出力手段；該入力手段に接続されて
   いる第１のアナログバス及び該出力手段に接続されてい
   る第２のアナログバス；行及び列に配列されている複数
   のセルからなる記憶アレー；アレーに接続されアレーの
   各行を選択的に付活する行うロック手段；及びアレーに
   接続されアレーの各列を選択的に付活する列クロック手
   段を具備し；前記アナログ信号はアレーのセルに信号を
   供給するようにアレーに直接印加され；前記各セルは、
   行及び列クロック手段に応答してサンプル値の一つを捕
   捉する第１の区分即ち捕捉区分と、捕捉されたサンプル
   値を保持するための記憶区分と、保持されたサンプルを
   アナログ信号出力手段へ転送する出力バッファと、捕捉
   されたサンプルを捕捉区分から記憶区分へ転送する転送
   手段とからなり、前記捕捉区分によってアナログ信号の
   極めて高速のサンプルを採取し該サンプルを記憶区分に
   転送するデータ取得システム。 ２、捕捉区分及び記憶区分はそれぞれコンデンサを含み
   、捕捉区分のコンデンサは最小の値であるためにアナロ
   グ信号入力に対する容量性負荷は最小となり且つ帯域巾
   は最大となる請求項１記載のデータ取得システム。 ３、複数のセルへの行及び列信号の発生に続いて転送信
   号を周期的に発生する手段を含み、この転送信号は複数
   のセルの転送手段に同時に印加されて捕捉されたサンプ
   ルをセルの記憶区分に転送させる請求項１記載のデータ
   取得システム。 ４、捕捉区分のコンデンサは約０．１ピコファラドであ
   って、１ＧＨｚを超える信号帯域巾を達成している請求
   項２記載のデータ取得システム。 ５、アナログ信号出力手段は、記憶区分のコンデンサに
   結合されていて保持されたサンプルを出力へ転送する第
   １のバッファトランジスタと、バッファトランジスタと
   共働して出力への差動出力信号を限定する参照トランジ
   スタとからなる請求項１記載のデータ取得システム。