JP2627655B2 - データ取得装置 - Google Patents

Description

【発明の詳細な説明】 〔関連出願〕 アナログ信号高速サンプリング回路は、本発明の２名
の発明者による1984年４月２日出願の米国特許出願第59
5,790号に示されている。

〔発明の背景〕

本発明は、一般的にはアナログ記憶装置に関し、特定
的にはアナログ バス情報の超高速サンプリングするデ
ータ取得装置に関する。

高速で極めて短寿命の電気現象の測定能力の範囲を拡
大することが大いに望まれている。これらの測定は、レ
ーザ通信研究、レーザ融合エネルギ研究、原子核研究、
兵器研究、及び高速イメージングの成長分野において特
に重要である。他の考え得る応用には、生物学的研究、
材料研究、及び加速器及び高エネルギ物理学的研究が含
まれる。瞬時現象の量子化技術は、既にこれらの分野の
殆んどにおいて使用されている。しかし従来のシステム
においては、サンプルされる信号の過渡速度が増すにつ
れて精度が大きく低下する。

この分野における従来の努力は、信号サンプルを記憶
するための記憶用コンデンサを極めて小さく保たなけれ
ばならないこと、従って直ちに漏洩する可能性があるた
めにサンプルの精度を低下させるという事実によって制
限を受けていた。更に、コンデンサが小容量であるため
に、サンプルは極めて短時間の間しか保持できない。

この分野における従来システムの別の限界は、同時に
発生する複数の信号を同時に読取るようになっていない
ことである。

現在知られている方法は、精度が６〜８ビットで約10
0MHzのサンプリング速度に制限されている。フラッシュ
アナログ・デジタル コンバータ（ADC）として知ら
れているこれらの装置は高価であり、消費電力が大き
く、またデータ記憶のために高速で大電力で且つ高価な
メモリを必要とする。８ビットを超えて精度を上げる二
重範囲（デュアル レンジ）技術はほぼ２倍の価格にな
る。

〔発明の概要〕

本発明の目的は、レーザ及び原子核の研究及び開発、
通信、イメージング及び他の目的に有用な、ある周波数
範囲において且つあるサンプリング速度で高速パルス信
号のサンプリングを大巾に改善可能なデータ取得装置を
提供することにある。

本発明の別の目的は、高速サンプリング応用、特に多
重チャンネルを同時にサンプルしなければならない場合
に、チャンネル当りの価格を低減せしめることにある。

本発明の別の目的は、超高速サンプリング回路の密度
及び電力消費を改善し、極めて多くの多重チャンネル
アレーを可能ならしめることにある。

特定的には、本発明の目的は、短い持続時間のパルス
事象に対して現在のパルスサンプリング回路技術に比し
約100倍（２桁）のサンプリング速度を提供することに
ある。

本発明の別の目的は、3dbロールオフにおいて1GHzよ
りも広い帯域巾とすることが可能な信号サンプリング装
置を提供することにある。

本発明の別の目的は、基本装置において現在のフラッ
シュADCよりも1.5桁の振巾精度を改善する（６ビットに
比して10ビット、フルスケールにおいて1.5％に比して
0.1％）ことにある。

本発明の別の目的は、低消費電力で且つチャンネル当
り比較的低価格な高速サンプリング装置を提供すること
にある。

本発明の別の目的は、二次元或は三次元サンプリング
アレーに適合させるための効果的且つ効率的な多重チ
ャンネル能力を有する集積回路装置を提供することにあ
る。

本発明の別の目的は、記憶時間間隔を長くするように
容易に再構成可能であり、また広い範囲の信号周波数に
適合させるための再プログラム可能なサンプリング レ
ートを含む高速量子化回路を提供することにある。

本発明は、上記の目的を達成するために、単一のアナ
ログ入力信号（Vj）を受けるアナログ バス（30）と；
複数の行及び複数の列に配列された複数のセル（20）か
らなる記憶アレーと；この記憶アレーに結合され、この
記憶アレーの各行を選択的に付活する行付活手段（行信
号φcjを発生する手段）と；記憶アレーに結合され、こ
の記憶アレーの各列を選択的に付活する列付活手段（信
号φFiを発生する手段）と；記憶アレーの各セルに記憶
されたサンプル値を選択的にアナログ出力信号として出
力する出力手段（70、76、78、80）とを具えている。な
お、アナログ入力信号は、アナログ バスを介して記憶
アレーの各セルに供給される。また、記憶アレーの各セ
ルは、行付活手段及び列付活手段による付活に応答して
アナログ入力信号のサンプル値を捕捉する捕捉区分（2
2）と；この捕捉区分により捕捉されたサンプル値を捕
捉区分の保持期間よりも長い期間にわたって保持する記
憶区分（24）と；この記憶区分により保持されたサンプ
ル値及び出力手段からのアナログ出力信号の差動信号を
出力手段へ転送する差動形式の出力バッファ（40）と；
捕捉区分により捕捉されたサンプル値を記憶区分へ転送
する転送手段（32、Q7）とを有している。

本発明のこの再構成可能な高密度及び低価格の特色に
よって、本装置を、長期に亘る単一過渡現象の記録、記
憶したオッシロスコープ表示の発生、数百或は数千チャ
ンネルの関連或は独立データのコンピュータ記憶、或は
高速高解像度グラフィックス或はアパーチャ時間が写真
当り約0.1ナノ秒（nS）で画像レートが10¹⁰毎秒で関連
画像記憶システムの発生の如き応用に適用させることが
可能である。

本発明においては、大きく且つ極めて重要な級の事象
は、これらの極めて高速な現象が短時間の間に観測され
ることのみを必要とするものと理解する。この好ましい
デューティ サイクルは以下に説明する本発明に向いて
いる。若干の環境においては、多くのこれらの信号の同
時観測、或はより長い期間に亘る若干の信号の観測が必
要であろう。以下に説明する本発明は、これらの特別な
要求にも対応するように構成することが可能である。

要約すれば、本発明は、集積化された電界効果トラン
ジスタ技術を使用した複数のサンプリング及び記憶セル
で構成されるアナログ集積回路からなる。必要な高速性
能を達成するために２段サンプリング セル設計が用い
られている。初段は、高速ゲートを通して入力信号に結
合された極めて小さいコンデンサを組込んである。回路
内の行及び列の同時発生によってのみ開かれるこのコン
デンサは、極めて高速でこの第１のコンデンサに検討中
のアナログ信号のサンプルを捕捉させる。セルの全ての
第１捕捉区分がそれらのコンデンサにアナログ信号のサ
ンプルを捕捉してしまうと、転送ゲートが短時間開いて
捕捉し緩衝されたサンプル値をセルの第２区分即ち記憶
区分へ転送する。この記憶区分には捕捉区分のコンデン
サよりも遥かに大きいコンデンサが組込まれており、遥
かに長時間に亘って信号を記憶することができる。

記憶区分は、一対の整合したトランジスタからなる出
力バッファを通してマルチプレックス式に読出され、読
出された信号はアナログ出力増巾器へ供給される。出力
増巾器は、出力バッファの整合した２つのトランジスタ
の一方へ電圧をフィードバックするように設計されてい
るので、記憶コンデンサからトランジスタによって読出
された実際の出力を表わす信号から非直線性が排除され
る一方で、非破壊的な読出しフォーマットは維持され続
ける。更に、分離した出力バッファを段分けした記憶区
分と組合わせて使用することによって、セルの読込み及
び読出しモードは分離され、もし望むならば、両モード
を同時に機能させることも可能である。

セルは集積回路チップ上に組立てられており、好まし
い実施例においては1024（32×32）個の記憶セルからな
る。本発明の別の新規なる特色は、捕捉する記録の長さ
をサンプルするチャンネルの数を表わす水平方向及び記
録の長さを表わす垂直方向の何れにも拡張するように、
入力を種々に配列できることである。セルの所与の列の
入力容量が極めて低いために、装置数を増すようにセル
を垂直方向に集群させたり、或は装置の列数を増すよう
に水平方向に集群させるようにセルを組合わせることが
可能であり、それによって極めて融通性に富み且つ特定
の応用に対して容易に対応できるサンプリング集群が得
られる。この融通性は、数千の並列データ チャンネル
を実現しなければならないような若干の応用に対して極
めて重要である。同一信号の異なる部分を単一のチャン
ネル或は隣接チャンネルへ結合できるようにするために
必要な高速タイミングは、遅延ラインを使用することに
よって（遅延ラインはサンプル中のアナログ信号の入力
を次に隣接するチャンネルへ遅延させるのに使用され
る）、或は高速並列出力シフトレジスタ或はこれと等価
なタイミング技術を介してセルの捕捉区分へゲート信号
を印加することによって達成される。

〔実施例〕

アナログ信号入力Vjをサンプルするのに使用される２
段セル20の回路図を第１図に示す。このサンプリング
セル20は、初段即ち捕捉段22と第２段即ち記憶段24とを
含み、サンプリングの速さを最適化する。サンプリング
設計の目標は回路の入力帯域巾を1GHzよりも大きくし、
サンプリング速度を10GHz（10ギガ サンプル毎秒:10GS
/s）までとすることである。以下に説明する基本回路構
成の速さは入力追随時定数（帯域巾を限定する）と、外
部高速サイミング回路（第５図を参照して後述する）と
によってのみ制限される。外部高速タイミング回路は、
この回路構成の1GS/sにおける最適性能に対しては1nSの
遷移時間を有するきれいな信号を発生しなければならな
い。

基本サンプリング セルの動作原理は以下のようであ
る。アナログ信号入力（Vj、第２図の最上線上にも示し
てある）は集積回路チップ上の共通アナログ バス30を
通してサンプリング セル20の入力へ印加される。集積
回路チップには多数のセル、典型的にはチップ当り1024
セルが配列されている。典型的な信号サンプリング セ
ル20は２段からなる。信号捕捉区分22と呼ぶ初段は不可
欠的に一対のFETゲートQ₁、Q₃を含み、小さいサンプリ
ング アナログC₁がこれらのゲートに後続している。こ
のコンデンサC₁の値は極めて小さく、本質的には入力回
路の浮遊容量のみからなっていて差支えない。この極め
て小さい値のコンデンサを使用する理由は、サンプリン
グ セル20の入力容量を減少させそれによってサンプリ
ングの速さと共通バス30に接続し得るセルの数とを最大
にするためである。最適帯域巾を得るために、電圧に追
随するRC時定数は極めて短かくしなければならないか
ら、好ましい実施例においてはコンデンサC₁の値を約0.
1ピコファラド（pF）まで最小化してあり、従ってRC時
定数は約100ピコ秒（pS）となり1.6GHzの入力帯域巾を
得ている。

サンプリング コンデンサC₁は、一対のFET Q₅及びQ
₆からなる電圧フォロア回路32によって緩衝される。変
形例においては、バッファ回路32は電圧利得を与える段
に置換されている。各サンプリング セル20は、トラン
ジスタ対Q₁及びQ₃のゲート34及び36に同時に印加される
一対の信号φ_F1及びφCj（第２図の線21、23参照）によ
って付活される（活性化、即ち、入力信号取得状態にさ
れる）。典型的には列信号φCjは、セルの列を可能化す
る全時間に亘って印加され続けられる。トランジスタQ₁
のゲート34に印加される高速ゲート制御信号はチップ外
で発生され（好ましくは第５図の回路を用いる）、ゲー
ト波形（行信号）φ_Fiの立下り縁の発生時にアナログ信
号Vjから得た特定の電圧値を記憶させる。捕捉区分22は
別の２つのトランジスタQ₂及びQ₄をも含む。これらのト
ランジスタQ₂及びQ₄の機能はこの捕捉段22の精度、及び
捕捉したサンプルの後続記憶段24への転送精度に貢献す
ることである。トランジスタQ₁とQ₃との接合点に接続さ
れているトランジスタQ₂は信号φ_INH（第２図の線25参
照）によって制御され、トランジスタQ₁と共働してデー
タ読出し中の不要な信号フィールドスルーに対抗するフ
ィルタを形成する。低周波雑音信号はR_20n/R_10ffの比で
減衰され、高周波フィードスルーはZ_20n/jX_10ffの減衰
係数によって制限される（但しX₁は主として入力からQ₁
とQ₃との接合点までの浮遊容量のリアクタンス）。トラ
ンジスタQ₄はトランジスタQ₃とコンデンサC₁との接合点
と接地との間に結合され、その状態は信号φ_Ｒ（第２図
の線27参照）によって制御される。第２図の最下線に示
してあるように、信号φ_Ｒの状態がコンデンサC₁を接地
するように変化するとコンデンサC₁は完全に放電され
る。トランジスタQ₄はトランジスタ Q₃と共に第２のフ
ィルタを形成し、後述のコンデンサC₂からのサンプル読
出しから雑音を分離する。

要約すれば、信号入力Vjのサンプルは、トランジスタ
Q₁のゲートに印加される各高速ゲート信号φ_Fiの後縁に
おいて採取され、コンデンサC₁に記憶される。コンデン
サC₁は極めて小さいから、その保持時間は数百マイクロ
秒（μＳ）程度の極めて短かい時間に制限される。従っ
て本発明のサンプリング セル20は初段の直後に第２段
即ち記憶区分24を備えている。記憶区分24は信号φ_Ｔに
よって付活されるゲートQ₇と約1pFの値を有する大き目
の記憶コンデンサC₂とからなる。この記憶区分24はサン
プリング セル20のために数百ミリ秒（mS）の記憶時間
を提供する。第２図から、トランジスタQ₇からなる転送
ゲートは、アレーの最終サンプリング セル20のトラン
ジスタQ₁へ高速ゲート信号φ_Fiが印加された後のある時
刻に信号φ_Ｔによって可能化されることが理解されよ
う。これによって各セル20のコンデンサC₁に記憶されて
いた全てのデータ即ちアナログ サンプルは、記憶段2
4、特定的にはコンデンサC₂へ同時に転送される。デー
タが捕捉区分22から記憶区分24へ転送される時刻T₂（第
２図の線27参照）には、始めのデータがマルチプレック
スされた読出しライン42、44を介して未だに読出されて
いなくとも或は読出し中であっても、次の高速捕捉（書
込み）サイクルを直ちに開始できることが本発明の特色
である。従って、記憶段コンデンサC₂に転送された第１
のデータ サンプルを充分に速く読出して、データ サ
ンプリングの第２ラウンドにおいて捕捉段コンデンサC₁
内に動的に記憶されるデータが記憶段コンデンサC₂に転
送されるまでに大きく減衰してしまわないようにする限
り、ダブルショット高速捕捉モードが可能である。

記憶段24によって与えられる記憶時間の延長は、第10
図を参照して後述する共通アナログ バスを通してセル
の大アレーを読出すような典型的な配列において特に重
要である。記憶段24のコンデンサC₂にはトランジスタQ₈
を含む出力バッファ段40が後続している。出力バッファ
段40のトランジスタQ₈は参照（基準）トランジスタQ₉と
共働して差動アナログ出力バス42、44上にサンプルされ
た電圧及び参照（基準）電圧ＶREFとの差である差動ア
ナログ読出し信号を供給する。この動作の詳細に関して
は後述する。

第１図のサンプリング セルの設計の別の重要な特色
は、例えば第３図に示す重複タイミング パルスによっ
て制御される適合性である。前述のように、アナログ信
号Vjのサンプリングを制御するトランジスタQ₁はゲート
34に制御信号φ_Fiの後縁が現われるとサンプルを採取す
る。この事実から、及び何れかのゲート34への信号φ_Fi
の安定状態が存在できる時間長はサンプル時間には無関
係であるという事実から、同一の入力信号V₁を受けてい
る複数の分離したセルのトランジスタQ₁のゲートに第３
図に60、62、64で示すような一連の重複したタイミング
信号を印加することができる。第３図から明白なよう
に、信号60、62、64はそれら自体は重複しているが、そ
れらの後縁は多分100pSだけ分離している。例えば第３
図に示す例では隣接する10セルを一度にターンオンさ
せ、入力電圧信号を能動的に追尾し、サンプリングする
ことができる。実際のサンプルは、制御信号60〜64の後
縁（これらの後縁は時間的に極めて密に離間させること
ができる）において採取される。捕捉段コンデンサC₁の
容量が極めて小さいので、入力は通常よりも極めて僅か
に負荷されるだけである。これに対して通常多数のセル
を集合させた時の入力容量は単一のセルの入力容量に比
して極めて大きい。この長所は、部分的に、本セル20の
各捕捉段22が入力FETゲートQ₁によって分離されている
ため入力容量は本質的にFETQ₁自体のチャンネルの容量
に制限される故に達成されているのである。

第４図は本発明の差動読出し回路の詳細を示す。何れ
かのサンプリング セル20内に記憶されている電圧を読
出すために、その特定のセルは公知の技術及び例えば前
記合衆国特許出願595,790号に記載の技術によるマルチ
プレックシング ゲート70によって選択される。

マルチプレックスされた差動出力信号72、74は一対の
演算増巾器76、78を通して電圧感応型高利得演算増巾器
80に供給される。増巾器80の出力はサンプリング セル
の出力信号V_OUTとして読まれ、またフィルタ区分（図示
せず）を通してフィード バック信号V_REFとしてトラン
ジスタQ₉のゲートに印加される。このフィード バック
作用によって、トランジスタQ₈（記憶区分24からの実際
の記憶されたサンプルを供給）とトランジスタQ₉（参照
トランジスタを構成）の間の電流差はサンプルされた電
圧の断片（この断片は公知のフィード バック ループ
のように閉ループ利得と開ループ利得の比によって定ま
る）まで最小化若しくは零化される。トランジスタQ₈及
びQ₉は、参照信号72と出力サンプル74との差を最小化す
るように整合したモノリジック構造である。増巾器80は
高利得増巾器であり、Q₈及びQ₉からの電流の整合誤差を
最小にするように調整される。この結果、コンデンサC₂
から電圧出力V_REFまで線形の伝達が行われ、トランジス
タの動作特性曲線の非直線性は増巾器の順方向利得によ
って除されてそれらの重大性は薄れる。

出力バッファと信号出力との間に演算増巾器76、78及
び80を挿入し、出力信号V_REFを整合したトランジスタQ₉
へフィード バックすることによって、FETバッファ
トランジスタQ₉のゲートに現われる電圧はFETバッファ
トランジスタQ₉のゲートに接続されている記憶コンデ
ンサC₂に存在している電圧と同一になる。トランジスタ
Q₈及びQ₉の構造は同一であり、マルチプレックシング読
出しバスに関連している後続差動トランジスタ対も同様
に物理的に極めて密に結合されている。従って、この設
計によれば回路の出力電圧（この場合は参照電圧V_REF）
とサンプルされた信号電圧とは一次まで精密に追尾す
る。この独特な読出し方法によって、非フィード バッ
ク回路に固有な非直線性を補償するためのデータの一次
直線化（リニアライゼーション）の必要性が除かれる。
タイミング及びセル内のしきい値変動のような他の効果
（これらは最高動作周波数においてのみ重要となる二次
効果である）に対するサンプルされたデータの補正も、
後述の外部較正補正手段によって適用することができ
る。多くの応用に対しては、本発明の演算増巾器フィー
ド バック方式によって与えられる簡単な直線化で充分
であろう。

サンプリング セル20、特に捕捉区分22に戻って、ト
ランジスタQ₁のゲートに高速ゲートパルスφ_Fiを供給す
る駆動回路を第５図に基いて説明する。サンプリング回
路のアパーチャ即ちこの初段のターン オン時間は臨界
的である。このゲートに用いられているトランジスタQ₁
は、その動作速度を最適化する最小ジォメトリ装置であ
る。セル20のサンプル時間は、第５図の右上に示す信号
φ_Fi（これが第１図のトランジスタQ₁を駆動する）の立
下り縁時間の一次関数である。もしこの縁が時間的に無
限に短かければ、装置はその時間にコンデンサに蓄積さ
れている電圧を精密にサンプルする。サンプリング速度
が1GHzである場合には、立下り縁時間は100pS或はそれ
以下とすることが望ましい。

典型的な配列においては、セルの群は、セル サンプ
ル ラインに接続しなければならない高速駆動回路の数
を最小にするために、互に行或は列に接続される。しか
し、これは駆動回路によって駆動すべき負荷の容量を増
加させる。第５図は、後縁即ち立下り縁時間が100pS以
下の信号φ_Fiで32セル（これらのセルの負荷容量は3pF
と計算される）までを駆動可能な駆動回路を示す。この
回路の設計においては、φ_Fiパルスの立上り縁はこれ程
高速の必要ではないが、この信号は0.1pFの捕捉コンデ
ンサC₁上の正しい値に整定させるために充分な時間に亘
って限定されたしきい値以上になければならないものと
している。事実、理論的には信号φ_Fiは、従って捕捉段
トランジスタQ₁は立下り縁が発生するまで任意の時間長
に亘ってターン オンさせることができる。実際にはサ
ンプリング パルスφ_Fiは数nSとすることが有利であ
る。何れの場合も主な条件は、信号φ_Ｆの立下り縁を極
めて高速にすることである。信号φ_Fiに高速立下り縁を
発生させる回路が第５図に示す回路である。この回路に
は、パルス巾が1nS、立上り及び立下り時間が約100pS、
振巾が−0.8V及び−1.6Vで変化する出力を有する入力信
号87が高速バイポーラ或はガリウム砒素シフトレジス
タ、遅延ライン、或は同じような高速の源（ECL源89と
名付けたトランジスタ・抵抗組合せによって示されてい
る）から与えられるものとする。エミッタ結合論理回路
（ECL）の標準論理レベルを源と考えている。パルス87
を受けそれをセル20のための信号φ_Fiに必要な立下り及
び特に立下り時間を与えるように整形する駆動回路90
は、共通エミッタ電流スイッチQ₉₁、それに後続して電
流増倍器として働らく共通コレクタ段Q₉₅を含む。電流
増倍器Q₉₅は印加されたECL信号87のレベル変化に応答し
て極めて高い電流出力を発生し、サンプリング セル20
の負荷容量C_L97を極めて急速に放電させる。このように
すると、トランジスタQ₁のゲートに接続されている出力
98が状態を変化してこの高電流出力を供給すると信号φ
_Fiの立下り縁は極めて高速となり、所望の100pS以下の
立下り縁信号となる。第５図の駆動回路に課せられた要
求は、ゲート回路を表わすコンデンサC_Lを先ず充電し、
次でそれを所望立下り時間以内に急速に放電させること
である。従って、トランジスタQ₉₅としてはPNPエミッタ
フォロアが用いられている。スイッチQ₉₁は、定常電
流が15mAに設計されている。整合用ダイオードD₉₉及びD
₁₀₀は、トランジスタQ₉₅のベースに印加される信号の範
囲を限定するために設けられている。回路の動作は以下
の通りである。ライン88からトランジスタQ₉₁のベース
へ印加される信号の値が−0.8Vである時は、抵抗R₉₂に
またがって充分な電圧降下が発生するのでダイオードD
₁₀₀が導通する（この導通（ターン オン）速度はR₉₂の
大きさに依存する）。この抵抗R₉₂の大きさは少なくと
も400オームとすべきことが分った。この時点にはトラ
ンジスタQ₉₅は導通し、そのエミッタ出力には論理０が
発生する。ライン88上の信号が−1.6Vになると、トラン
ジスタQ₉₁のコレクタは正となりダイオードD₉₉が導通す
るのでトランジスタQ₉₅のベースは約4.3Vまで正に上昇
する。このためトランジスタQ₉₅のエミッタは正とな
り、サンプリング セルの実効容量C_L97はある時定数
で、抵抗R₉₂及びR₁₀₂によって設定される方向に充電さ
れる。R₁₀₂は、容量負荷が3pFであるものとして、典型
的には300オーム或は以下である。

これはトランジスタQ₉₁及びQ₉₅の定常電流を約35mAに
させ、１段当りの組合せ電流消費を195mWに、即ち32段
の消費電力を6.24Wにすることに注目されたい。この電
力を低下させるためにはR₉₂及びR₁₀₂の値を増加させ、
充電時間を応用して長くすることができる。

φ_Fiの高速立下り縁が発生する臨界的時点に、ライン
88上の信号が−0.8Vの値に戻る。両トランジスタQ₉₁及
びQ₉₅はこの時点に負方向に向う最大瞬時電流を流すこ
とができるように構成されている。従ってトランジスタ
Q₉₅の出力における立下り時間は単にこの最大瞬時電流
と負荷容量C_L97によってのみ決定される。トランジスタ
Q₉₅を通して付加的なプルダウン電流を得るために、ト
ランジスタQ₉₁のエミッタにスピード アップ コンデ
ンサC₁₀₄が設けてあってトランジスタQ₉₅のベースから
付加的な電荷を引出す。この電流は増巾されてコンデン
サC_L97の放電を援助するのに利用され、第５図の右に示
す曲線105に示すようにQ₉₅の電流値に瞬時変化を与え
る。

トランジスタQ₉₁及びQ₉₅を充分急速にスイッチさせる
ためにはf_Tが少なくとも6GHzのトランジスタを使用しな
ければならず、C_L97を100pS以下で放電させるためのト
ランジスタQ₉₁の瞬時電流Cdv/dtは100mAであって極めて
合理的な値である。

ダイオードD₁₀₀はトランジスタQ₉₁を飽和させないた
めのものであり、且つＯ電圧状態にあるトランジスタQ
₉₅の出力を安定な低レベル電圧に維持することを保証す
る。ダイオードD₉₉はトランジスタQ₉₅が遮断されるのを
防ぎ、且つトランジスタQ₉₅の出力を4.3Vの高レベルに
設定する。トランジスタQ₉₅のベース・エミッタ間に接
続されている別のダイオードD₁₀₆はこのトランジスタを
電位破壊から保護する。

回路内の過大電力消散を防ぐために、書込みサイクル
の開始直前に電源がオンとなるようにパルス化すること
が随意であることに注目されたい。多くの応用において
はこれは完全に受認できる動作モードである。またゲー
ト遷移を増加させる、従ってダイナミック レンジを改
善するために、上述のバッファ区分の電源を第５図に示
すレベル（＋6V）よりも若干高いレベルでパルス化する
ことができる。

上述の駆動回路は、スイッチング回路の充電がより遅
くなる犠牲を払って定常電流を減少させたことによって
電力消散を制御可能ならしめたことが、従来の駆動回路
よりも明らかに改善されている。しかも、コンデンサC_L
97の放電を駆動するのに使用されている両トランジスタ
Q₉₁及びQ₉₅の電流利得が大きいために、立下り縁の最高
速度は失われない。相対的に100pSよりも短い伝播遅延
を有する適切な外部制御回路を用いて、10GS/sまでの総
合システム サンプリング レートを達成するようにセ
ルの群、例えば列を或は全チップを位相制御することが
できる。

以上に各セルの構成及び設計を説明したが、残りの図
面は単一チップ上の複数のセル群の異なる配列形状を示
す。第６図に示す実施例においてはセルは32×32アレー
に配列され、32セルの各列は単一の電圧信号入力Vjを受
け、列信号φ_Ｃは１つの列内の32の全セルに共通であ
る。各サンプリング セルはφCj及びφ_Fiの両者が同時
に高い場合のみ付活される。単一チップ上に配置可能な
第６図の配列を用いることによって、32の並列入力信号
V₁乃至V₃₂を100ps毎に１サンプル即ち10GS/sまでの速度
のような同一高速タイミング間隔で同時にサンプルする
ことができる。セルが垂直方向にバスで供給される列ク
ロック信号及び水平方向にバスで供給される高速行クロ
ック信号を用いる規則的な矩形アレーとして現われてい
る事実によって、異なる時間毎に極めて高速で到来信号
（１つの或は複数の）をサンプルするように多くの異な
る配列を利用することが可能となる。

単一の入力信号の長連のサンプルを記憶する変形配列
を第７図に示す。この例では全ての信号入力は並列に接
続されている。この配列によれば、列信号φ_C1〜φ_C32
は次々と印加され、各列信号は全ての32高速クロック信
号φ_Fiの持続時間の間接続する。この配列は単一のアナ
ログ信号入力V₁の1024連続高速サンプルを採取する。

別の配列を第８図に示す。複数の列入力ラインを互に
接続し、次で高速行ゲート信号φ_F1〜φ_C32の持続時間
の間各行を特定的にアドレスすることによって入力信号
V_INのある長さの記録を得ることができ、連続サンプル
の数は高速パルスφ_Fiの数に接続された列入力の数を乗
じたものに等しくなる。第８図において、合計セル ア
レーは４セグメント120、122、124、126に分割され、各
セグメントは256セルを含み単一の信号入力V₁〜V₄を受
ける。256セル マトリクス120のみを考えれば、付活用
列クロック信号φ_Ｃを適切に順序づけ、各列クロックを
全32高速クロック信号φ_Ｆが発生できるよう充分に長時
間に亘って保持することによって、合計256連続サンプ
ルを単一入力信号V₁から採取することができる。

所与の入力信号の極めて密に離間したサンプルを採取
する本発明の構造を使用する別の方法を第９図に示す。
第９図には２つの変形が示されている。第１の例ではセ
ルの連続する２列130、132のV_IN信号入力は遅延ライン1
34によって接続されている。信号V_INが発生すると先ず
列130の入力V₁に現われ、遅延ライン134によって確立さ
れる極めて短かい時間後に列132の入力V₂に現われる。
もし列クロック信号φ_C1及びφ_C2が共に存在し、且つ高
速クロック捕捉信号φ_F1が発生していれば、列130の第
１のセルがその入力に現われるアナログ信号のサンプル
を捕捉し、列132の第１のセルは短時間後に発生する同
一信号のサンプルを捕捉する。この時間間隔は遅延ライ
ン134の遅延によって固定されている。

変形では、遅延ライン134を信号入力に使用するので
はなく、同じ時間遅延を与える遅延ライン136を列クロ
ック入力138、140を結合するのに用いている。この例で
は、ある点で第１列130の列クロックφ_C1が高くなって
それが信号φ_F1の存在と一致すると入力信号V₁のサンプ
ルが記憶される。ある時間後に列クロックφ_C2が高くな
り、それが絶えず反覆されている信号φ_F1と一致する時
点で列132の第１のセルに信号のサンプルが記憶され
る。この配列はサンプリングレートが遅い場合に特に有
用である。

例えば、２つの入力を遅延ラインで結合する例に戻っ
て、入力V₁、V₂が1nS遅延ライン134を通して接続され
（第９図に示すアレーと同様に）、入力対３−４、５−
６、等…31−32がそれぞれ1nS遅延ラインを通して接続
され、そしてラインφ_F1-32上の基本クロック駆動速度
が2nS/サイクル（500MHz）に低減されたものとしよう。
その結果記憶される記録は16チャンネルのデータを含
み、各チャンネルは64の値を記憶し、各データ点は16の
各チャンネル上で1nS間隔で採取されたサンプルを表わ
す。この配列においては、サンプルは全て精密に同一の
時刻に全チャンネル上で採取されることに注目された
い。これは、多くの点で同時に行われた時間測定を相関
させる必要があるような若干のクラスの測定に重要な特
色である。

この設計の別の新規な延長は、それぞれが1024セルか
らなる集積チップを複製してこれらのチップをアレーと
して相互接続することによって、水平方向に記録長を伸
ばしてチャンネル数を増加させ、垂直方向に伸ばして任
意の入力信号の記録の長さを増すことができることであ
る。これは第10図に示すように、信号入力V₁を遅延ライ
ン146、148（これらの遅延ラインは32の全高速パルスφ
_F1〜φ_F32を発生させるのに必要な時間に等しい）を使
用して垂直方向にアレー化されたチップ140、142、144
に供給するか、或は各チップの高速制御ラインφ_Ｆを遅
延ライン150、152を通して接続するの何れかによって行
うことができる。このようにすると、信号入力V₁は垂直
チップ アレー140〜144の長さを通して走行でき、全て
のセルは適切に遅延したφ_Fi信号によって適切な時間間
隔でパルス制御できる。この配列は、本発明のセルの列
の入力容量が32セルで1pFの程度と極めて小さいから実
現できるのである。従って、セル群を垂直に組合わせて
装置を付加したり、或は例えば遅延ラインを介して水平
方向に組合わせることが実用的である。これによって極
めて融通性に富み且つ特定応用に容易に順応できるサン
プリング群が得られる。この融通性は、数千の並列デー
タチャンネルを構成しなければならないような若干の応
用には極めて重要である。遅延ラインと共に使用される
上述の32列装置は、これらの遅延ラインの実現可能性に
よってのみ制限される組合せを得ることができる。原理
的には、単一のチップを32アナログ データ チャンネ
ルとして、或は１乃至32の任意の番号を解析するために
互に接続される列の組合せとして構成することができ
る。

別の重要な特色は、第10図の配列において高速クロッ
ク ラインφ_F1〜φ_F32をチップ140〜144の垂直方向に
チップ毎に100pSだけ遅延させ、チップの数Ｍを例えば
Ｍ＝10チップとすることによって10GS/s等価サンプリン
グ速度をも達成できることである。チップＭ＝２のため
のゲート信号をチップＭ＝１から100pSだけ均一に遅延
させ、M1からM3までは200pS遅延させる等々である。従
って、φ_F1からφ_F32までの高速クロックの１サイクル
によって10個の各チップ内に100pS間隔の10データが記
憶される。読出しに際しては、普通の時間シーケンスに
おけるサンプルの連続記録が読出し出力に受けられるよ
うに、読出しシーケンスは書込みシーケンスと整合する
ように平凡に配列することができる。更に、各チップの
垂直列は、合計記録長及びチャンネル数を特定応用に適
するように形成可能とするために、互に他に対して編成
できる。

好ましい実施例においては各チップは第１図に示す設
計のサンプリング セルを1024個備えており、32サンプ
リング セルからなる各組毎に第５図に示すような駆動
回路を含み、全てが混成（ハイブリッド）回路上に組合
わされている。最適タイミング性能を得るためにこの組
合せを推奨する。

10GS/sを達成するために第10図に基いて説明した方法
と、第３図で説明した重複パルス法との基本的な差は、
第10図の例においては原理的に同一の結果を達成する上
で書込みパルスを重複させる必要がないことである。同
時に、より長い記録長或はより多くの並列データ チャ
ンネルを得るには10チップを使用することが正当である
ものとしている。

本発明の更に別の変形例は第10図に示す基本的構成の
延長によって達成される。それによって、単一の或は複
数のデータ チャンネルを連続記録するシステムは10GS
/sまでのサンプリング速度を達成できる。これは読出し
出力をｎ群のADCに編成する必要があり、これらのADCの
集合は単一のADCの速度のｎ倍に等しい総合速度で走
る。10MHzのADCを使用し、1000MHz即ち1GHzの総合サン
プリング速度を必要とするものとしよう。これは100群
のサンプリング チップを用い、それらに１つのADCを
後続させることによって達成することができる。10,000
MHzの連続記録速度を得るには1000個のADCが必要であ
る。単一の群の記憶能力は、通常は所望の最高サンプリ
ング速度を達成するのに必要な最小値に保たれる。この
配列は、連続波形をサンプリング チップの最高レート
でサンプリングすることが常に実行可能であり、実用的
であることから達成できるのである。更に、他のシステ
ムでは達成できなかった広いダイナミック レンジを本
発明は達成している。最後に、従来技術において公知の
フラッシュ システムの性能を結局は制限している超高
速メモリの代りに比較的低速で低電力のメモリを使用で
きることから、デジタル メモリに対する要求は簡単で
ある。

当業者ならば本説明から他の変形を考案することは容
易であろう。従って本発明の範囲は特許請求の範囲によ
ってのみ限定されることを理解されたい。

［発明の効果］ 上述の如く本発明によれば、記憶アレーの複数のセル
が行列に配置されると共に、各セルが捕捉区分と記憶区
分とを有しているために、アナログ入力信号のサンプリ
ング速度を大幅に改善できる。また、記憶アレーの各セ
ルは、記憶区分により保持されたサンプル値及び出力手
段からのアナログ出力信号の差動信号を出力手段へ転送
する差動形式の出力バッファを具えている。すなわち、
出力手段のアナログ出力信号が出力バッファに帰還さ
れ、記憶区分により保持されたサンプル値との差動信号
が出力信号に供給されるため、動作特性の非直線性を大
幅に改善できる。さらに、出力手段は、記憶アレーの各
セルに記憶されたサンプル値を選択的にアナログ出力信
号として出力するので、出力手段のアナログ出力信号は
単一となり、上述の非直線性の改善のための帰還路の構
成が簡単となる。

【図面の簡単な説明】

第１図は２段サンプリング及び出力バッファの詳細回路
図であり、 第２図はサンプルされる信号及びこの入力信号をサンプ
ルするのに必要なタイミング信号のタイミング図であ
り、 第３図はアナログ入力信号をサンプルするために第１図
の実施例と共に使用可能なタイミング信号の変形アレー
を示し、 第４図はサンプリング セルの出力データを直線化する
のに使用される出力バッファ及び出力増巾器の回路図で
あり、 第５図は捕捉区分の制御ゲートの一つを駆動するのに使
用され、ゲートを制御するために極めて急速に立下る縁
を有するパルスを発生する駆動回路の回路図であり、 第６図は複数の分離した入力信号をサンプルするために
列に配列された複数のサンプリング セルの基本的配列
を示し、 第７図は第６図の変形であって単一の入力信号V₁をサン
プルするのに使用できる1024セルのアレーを示し、 第８図は４入力信号V₁〜V₄をサンプルするように1024セ
ルを集群させた変形配列を示し、 第９図はタイミング信号の発生を簡略化するために遅延
ラインを使用してセルの列への入力信号或はクロック信
号の印加を遅延させる変形配列であり、 第10図は拡張された時間に亘ってアナログ信号のサンプ
ルのシーケンスを捕捉するためにそれぞれが1024セルか
らなる複数の集積回路チップを使用し適切に接続された
遅延ライン或は同様の遅延装置によってデータ或はクロ
ック信号を遅延させる変形配列である。 20……サンプリング セル、 22……捕捉区分、24……記憶区分、 30……アナログ バス、32……バッファ、 40……出力バッファ手段、 70……マルチプレックシング ゲート、 76、78、80……演算増巾器、 89……ELC源、90……駆動回路、 120、122、124、126……セグメント（マトリクス）、 134、136、146、148、150、152……遅延ライン、 140、142、144……チップ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−185285（ＪＰ，Ａ) 実開 昭62−18900（ＪＰ，Ｕ) 実開 昭57−84468（ＪＰ，Ｕ) 特公 昭62−28476（ＪＰ，Ｂ２) 特公 昭61−10919（ＪＰ，Ｂ２) 特公 昭51−39826（ＪＰ，Ｂ２)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】単一のアナログ入力信号の一連のサンプル
   値を記憶するデータ取得装置であって、 上記アナログ入力信号を受けるアナログ バスと、 複数の行及び複数の列に配列された複数のセルからなる
   記憶アレーと、 該記憶アレーに結合され、上記記憶アレーの各行を選択
   的に付活する行付活手段と、 上記記憶アレーに結合され、上記記憶アレーの各列を選
   択的に付活する列付活手段と、 上記記憶アレーの各セルに記憶されたサンプル値を選択
   的にアナログ出力信号として出力する出力手段とを具
   え、 上記アナログ入力信号は、上記アナログ バスを介して
   上記記憶アレーの各セルに供給され、 上記記憶アレーの各セルは、上記行付活手段及び上記列
   付活手段による付活に応答して上記アナログ入力信号の
   サンプル値を捕捉する捕捉区分と、該捕捉区分により捕
   捉された上記サンプル値を上記捕捉区分の保持期間より
   も長い期間にわたって保持する記憶区分と、該記憶区分
   により保持された上記サンプル値及び上記出力手段から
   の上記アナログ出力信号の差動信号を上記出力手段へ転
   送する差動形式の出力バッファと、上記捕捉区分により
   捕捉された上記サンプル値を上記記憶区分へ転送する転
   送手段とを有することを特徴とするデータ取得装置。