JP2739622B2 - サンプル・ホールド信号発生方法及び発生器 - Google Patents
サンプル・ホールド信号発生方法及び発生器Info
- Publication number
- JP2739622B2 JP2739622B2 JP5027605A JP2760593A JP2739622B2 JP 2739622 B2 JP2739622 B2 JP 2739622B2 JP 5027605 A JP5027605 A JP 5027605A JP 2760593 A JP2760593 A JP 2760593A JP 2739622 B2 JP2739622 B2 JP 2739622B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sample
- hold
- voltage
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
Landscapes
- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
- Pulse Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、サンプル・ホールド信
号発生器、特に、連続する信号のサンプル・ホールド動
作間の遅延時間が非常に短いサンプル・ホールド信号を
発生する方法及び信号発生器に関する。
号発生器、特に、連続する信号のサンプル・ホールド動
作間の遅延時間が非常に短いサンプル・ホールド信号を
発生する方法及び信号発生器に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】「アナ
ログ・サンプリング・システム」と題する特開平4−3
05900号公報には、アナログ信号を捕捉し、蓄積す
るセルのアレイを含むアナログ・トリガ・システムが記
載されている。このアナログ・サンプリング・システム
は、「高速取込み装置」と題する特開昭55−1466
99号公報に開示されたファーストイン・スローアウト
(FISO)取込み装置よりも速い。
ログ・サンプリング・システム」と題する特開平4−3
05900号公報には、アナログ信号を捕捉し、蓄積す
るセルのアレイを含むアナログ・トリガ・システムが記
載されている。このアナログ・サンプリング・システム
は、「高速取込み装置」と題する特開昭55−1466
99号公報に開示されたファーストイン・スローアウト
(FISO)取込み装置よりも速い。
【0003】特開平4−305900号公報の発明で
は、アレイ内の各セルは、極めて高速でサンプルするた
めに順次選択される。このセルのアレイ内の行は、低速
シフトレジスタが発生する低速タイミング信号により選
択され、一方、各行内の個々のセルは、種々の方法で発
生される高速サンプル及びホールド信号により選択され
る。
は、アレイ内の各セルは、極めて高速でサンプルするた
めに順次選択される。このセルのアレイ内の行は、低速
シフトレジスタが発生する低速タイミング信号により選
択され、一方、各行内の個々のセルは、種々の方法で発
生される高速サンプル及びホールド信号により選択され
る。
【0004】特開平4−305900号公報の発明の急
速発生ホールド信号を発生する方法の1つでは、一連の
複数の緩衝増幅器をストローブ信号が伝播することを利
用するタップ付き遅延ラインを使用する。各緩衝増幅器
は2個の反転増幅器を含んでいるので、この方法では、
2個の反転増幅器の遅延期間だけ時間が離れたホールド
信号を生成する。ホールド信号間の時間は、特開平4−
305900号公報の図5に示す様に、反転増幅器を緩
衝増幅器に替えることにより、1個の増幅器の遅延間隔
に減少させることができる。これらの方法の両方とも、
反転増幅器の固有の最小伝播時間により制限される。
速発生ホールド信号を発生する方法の1つでは、一連の
複数の緩衝増幅器をストローブ信号が伝播することを利
用するタップ付き遅延ラインを使用する。各緩衝増幅器
は2個の反転増幅器を含んでいるので、この方法では、
2個の反転増幅器の遅延期間だけ時間が離れたホールド
信号を生成する。ホールド信号間の時間は、特開平4−
305900号公報の図5に示す様に、反転増幅器を緩
衝増幅器に替えることにより、1個の増幅器の遅延間隔
に減少させることができる。これらの方法の両方とも、
反転増幅器の固有の最小伝播時間により制限される。
【0005】特開平4−305900号公報の発明の一
連の高速順次ホールド信号を発生する他の方法では、並
列な多数の緩衝増幅器を使用する。この各緩衝増幅器
は、連続する緩衝増幅器間の内部抵抗又は他のパラメー
タの値が異なるために、異なる伝播遅延を有する。この
方法は、単一の増幅器の遅延より短いタイミング変化を
生じさせることができるが、連続する増幅器間で等しい
時間差を得るために伝播遅延を正確に制御することは、
極めて難しい。
連の高速順次ホールド信号を発生する他の方法では、並
列な多数の緩衝増幅器を使用する。この各緩衝増幅器
は、連続する緩衝増幅器間の内部抵抗又は他のパラメー
タの値が異なるために、異なる伝播遅延を有する。この
方法は、単一の増幅器の遅延より短いタイミング変化を
生じさせることができるが、連続する増幅器間で等しい
時間差を得るために伝播遅延を正確に制御することは、
極めて難しい。
【0006】特開平4−305900号公報の図9に示
す他の方法では、一連のR−C回路網を介してストロー
ブ信号を送る。各回路網の出力信号は、シュミット・ト
リガ回路をトリガし、ストローブ信号が、シュミット・
トリガ回路の入力スレッシホールド・レベルより低くな
る際に、ホールド信号を生成する。許容誤差の厳しい抵
抗器及びコンデンサは、集積回路内に形成することは困
難であるので、この方法を使用して連続するホールド信
号間の時間間隔を生成するのは困難である。
す他の方法では、一連のR−C回路網を介してストロー
ブ信号を送る。各回路網の出力信号は、シュミット・ト
リガ回路をトリガし、ストローブ信号が、シュミット・
トリガ回路の入力スレッシホールド・レベルより低くな
る際に、ホールド信号を生成する。許容誤差の厳しい抵
抗器及びコンデンサは、集積回路内に形成することは困
難であるので、この方法を使用して連続するホールド信
号間の時間間隔を生成するのは困難である。
【0007】特開平4−305900号公報の図11及
び図12に示す最後の方法では、多段遅延ラインとして
リング発振器を使用する。この方法の使用により実現可
能な最小の遅延は、単一の反転増幅器の伝播時間に制限
される。
び図12に示す最後の方法では、多段遅延ラインとして
リング発振器を使用する。この方法の使用により実現可
能な最小の遅延は、単一の反転増幅器の伝播時間に制限
される。
【0008】特開平4−305900号公報の発明の様
に、高速タイミング発生器の構造を複雑にする要因は、
取込み期間全体にわたり入力信号が一様にサンプルする
という条件である。これは、ある行の最後の素子をサン
プリングし、次の行の最初の要素をサンプルする間の間
隔は、同じ行内の隣接する素子をサンプルする間の間隔
に完全に等しい必要があるということである。また、高
速サンプル及びホールド信号時間間隔の合計は、シフト
レジスタから低速タイミング信号を生成するクロックの
1周期に完全に等しい必要がある。
に、高速タイミング発生器の構造を複雑にする要因は、
取込み期間全体にわたり入力信号が一様にサンプルする
という条件である。これは、ある行の最後の素子をサン
プリングし、次の行の最初の要素をサンプルする間の間
隔は、同じ行内の隣接する素子をサンプルする間の間隔
に完全に等しい必要があるということである。また、高
速サンプル及びホールド信号時間間隔の合計は、シフト
レジスタから低速タイミング信号を生成するクロックの
1周期に完全に等しい必要がある。
【0009】この条件がいかに満足するかを説明するた
めに、特開平4−305900号公報の発明のかなりの
部分は、多段遅延手段の入力及びその最後の出力間の一
致を検出すること、及び個々の緩衝増幅器を介する遅延
を調節し、高速サンプル及びホールド信号発生器の累積
タイミングを変えて、この一致関係を作り出すための方
法に当てられている。
めに、特開平4−305900号公報の発明のかなりの
部分は、多段遅延手段の入力及びその最後の出力間の一
致を検出すること、及び個々の緩衝増幅器を介する遅延
を調節し、高速サンプル及びホールド信号発生器の累積
タイミングを変えて、この一致関係を作り出すための方
法に当てられている。
【0010】時間的に密接し且つ均等に離間されたサン
プル及びホールド信号のサンプルからホールドへの遷移
を生じさせる種々の方法が、特開平4−305900号
公報の発明に記載されているが、最も速く、最も可調性
の高い方法でさえも、その速度及び可調性には限界があ
り、その改良が望まれている。
プル及びホールド信号のサンプルからホールドへの遷移
を生じさせる種々の方法が、特開平4−305900号
公報の発明に記載されているが、最も速く、最も可調性
の高い方法でさえも、その速度及び可調性には限界があ
り、その改良が望まれている。
【0011】したがって、本発明の目的は、連続するサ
ンプル・ホールド遷移間の遅延時間が極めて短いサンプ
ル・ホールド信号の発生方法及び信号発生器の提供にあ
る。
ンプル・ホールド遷移間の遅延時間が極めて短いサンプ
ル・ホールド信号の発生方法及び信号発生器の提供にあ
る。
【0012】本発明の他の目的は、基準タイミング信号
に対する個々の遷移のタイミング及び1行全体の高速タ
イミング信号の合計遅延時間が調整可能であるサンプル
・ホールド信号発生方法の提供にある。
に対する個々の遷移のタイミング及び1行全体の高速タ
イミング信号の合計遅延時間が調整可能であるサンプル
・ホールド信号発生方法の提供にある。
【0013】
【課題を解決するための手段及び作用】本発明では、複
数のコンデンサは、予備充電信号が発生すると、予備充
電レベルに充電され、放電信号が発生すると、複数の一
定電流源を介して、複数の増幅器のスレッシホールド・
レベルに向かって放電する。特定のコンデンサの電圧が
スレッシホールド・レベルまで放電すると、関連する増
幅器は、サンプル・ホールド信号遷移を生じさせ、サン
プルされる信号の電圧レベルがコンデンサに蓄積され
る。サンプル及びホールド発生器の連続するセルでは、
調整可能な時間間隔だけ離された増加的に変化する遅延
時間に、スレッシホールド・レベルに達する。なお、コ
ンデンサの各々は、蓄積された電荷による電圧が非線形
スレッシホールド電圧より下がると短絡路となる非線形
コンデンサ手段で構成する。
数のコンデンサは、予備充電信号が発生すると、予備充
電レベルに充電され、放電信号が発生すると、複数の一
定電流源を介して、複数の増幅器のスレッシホールド・
レベルに向かって放電する。特定のコンデンサの電圧が
スレッシホールド・レベルまで放電すると、関連する増
幅器は、サンプル・ホールド信号遷移を生じさせ、サン
プルされる信号の電圧レベルがコンデンサに蓄積され
る。サンプル及びホールド発生器の連続するセルでは、
調整可能な時間間隔だけ離された増加的に変化する遅延
時間に、スレッシホールド・レベルに達する。なお、コ
ンデンサの各々は、蓄積された電荷による電圧が非線形
スレッシホールド電圧より下がると短絡路となる非線形
コンデンサ手段で構成する。
【0014】本発明のある実施例では、増幅器はシュミ
ット・トリガ回路であり、コンデンサはMOS FET
トランジスタを介して充電され、各セルの予備充電レベ
ルは放電時間が増加的に異なるように変えられる。本発
明では、コンデンサに増幅器の固有容量を使用し、増幅
器の出力端子からの帰還信号で高速放電路を制御して、
スレッシホールドに達するとすぐに、出力信号の遷移を
加速するようにしてもよい。
ット・トリガ回路であり、コンデンサはMOS FET
トランジスタを介して充電され、各セルの予備充電レベ
ルは放電時間が増加的に異なるように変えられる。本発
明では、コンデンサに増幅器の固有容量を使用し、増幅
器の出力端子からの帰還信号で高速放電路を制御して、
スレッシホールドに達するとすぐに、出力信号の遷移を
加速するようにしてもよい。
【0015】本発明の他の実施例では、予備充電電圧レ
ベルは各セルに対して同一であり、コンデンサを放電さ
せる一定電流を供給するMOS FETトランジスタの
ゲートの一定電流制御電圧を変えることにより、放電時
間を増加的に変化させることができる。予備充電レベル
を使用して、個々のセルのタイミングを変えると、一定
電流制御電圧を使用して、全セルの集合的タイミングを
変えることができる。逆に、一定電流制御電圧を使用し
て、個々のセルのタイミングを変えると、予備充電レベ
ルを使用して、全てのセルの集合的タイミングを変える
ことができる。
ベルは各セルに対して同一であり、コンデンサを放電さ
せる一定電流を供給するMOS FETトランジスタの
ゲートの一定電流制御電圧を変えることにより、放電時
間を増加的に変化させることができる。予備充電レベル
を使用して、個々のセルのタイミングを変えると、一定
電流制御電圧を使用して、全セルの集合的タイミングを
変えることができる。逆に、一定電流制御電圧を使用し
て、個々のセルのタイミングを変えると、予備充電レベ
ルを使用して、全てのセルの集合的タイミングを変える
ことができる。
【0016】本発明の更に他の実施例では、コンデンサ
は第2MOS FETトランジスタのソース及びドレイ
ンを接続することにより形成される非直線性コンデンサ
である。放電コンデンサからの減少する電圧が、第2M
OS FETのゲート電圧に約1ボルトを加算した電圧
に等しい非直線性のスレッシホールドに達すると、この
トランジスタにより形成されるコンデンサが消失し、ソ
ース及びドレインが有効に接地される。増幅器の入力端
子に生じた急速な電圧減少により、増幅器の出力信号の
状態が変化する。この実施例では、予備充電電圧又は一
定電流制御電圧を変えると同様に、第2MOS FET
トランジスタのゲート電圧を制御して、非直線コンデン
サ遅延時間の非直線性のスレッシホールドを変えること
により、遅延時間が変わる。
は第2MOS FETトランジスタのソース及びドレイ
ンを接続することにより形成される非直線性コンデンサ
である。放電コンデンサからの減少する電圧が、第2M
OS FETのゲート電圧に約1ボルトを加算した電圧
に等しい非直線性のスレッシホールドに達すると、この
トランジスタにより形成されるコンデンサが消失し、ソ
ース及びドレインが有効に接地される。増幅器の入力端
子に生じた急速な電圧減少により、増幅器の出力信号の
状態が変化する。この実施例では、予備充電電圧又は一
定電流制御電圧を変えると同様に、第2MOS FET
トランジスタのゲート電圧を制御して、非直線コンデン
サ遅延時間の非直線性のスレッシホールドを変えること
により、遅延時間が変わる。
【0017】
【実施例】図1は、本発明に従った高速サンプル及びホ
ールド信号発生器の原理を示す回路図である。図1に示
す回路の動作は、図2に示すタイミング図及び図3Aに
示す時間対電圧グラフ図を参照して説明する。本発明の
サンプル及びホールド信号発生器は、サンプル・ホール
ド遷移が、調整可能な極めて短い間隔だけ徐々に遅延さ
れるサンプル及びホールド(S/H)パルス出力を生成
する。このサンプル及びホールド発生器は、複数のサン
プル及びホールド発生器セルHGC1〜HGCnを含み、
各セルは、サンプル保持コンデンサC1B〜CnB及びサ
ンプル又はホールド・スイッチS1B〜SnBに夫々関係
している。各セルにより生じるサンプル・ホールド遷移
は、それらの夫々のサンプル又はホールド・スイッチS
1B〜SnBを開状態にする。各サンプル又はホールド・
スイッチS1B〜SnBが開状態になるとき、その瞬間に
信号ラインSIGNALに存在するアナログ電圧レベル
は、その特定のセルに関係するサンプル保持コンデンサ
に蓄積される。
ールド信号発生器の原理を示す回路図である。図1に示
す回路の動作は、図2に示すタイミング図及び図3Aに
示す時間対電圧グラフ図を参照して説明する。本発明の
サンプル及びホールド信号発生器は、サンプル・ホール
ド遷移が、調整可能な極めて短い間隔だけ徐々に遅延さ
れるサンプル及びホールド(S/H)パルス出力を生成
する。このサンプル及びホールド発生器は、複数のサン
プル及びホールド発生器セルHGC1〜HGCnを含み、
各セルは、サンプル保持コンデンサC1B〜CnB及びサ
ンプル又はホールド・スイッチS1B〜SnBに夫々関係
している。各セルにより生じるサンプル・ホールド遷移
は、それらの夫々のサンプル又はホールド・スイッチS
1B〜SnBを開状態にする。各サンプル又はホールド・
スイッチS1B〜SnBが開状態になるとき、その瞬間に
信号ラインSIGNALに存在するアナログ電圧レベル
は、その特定のセルに関係するサンプル保持コンデンサ
に蓄積される。
【0018】制御電圧V1〜Vnは、サンプル及びホール
ド発生器のセルHGC1〜HGCnに夫々供給される。こ
の実施例では、これらの制御電圧により、各セルの特性
遅延時間が決まる。この遅延時間は、信号発生処理を開
始させる信号DISの立ち上がりエッジ及び個々のサン
プル及びホールド信号出力S/H1〜S/Hnの立ち下が
り(即ち、サンプル・ホールド遷移)の間の時間であ
る。各ホールド発生器セルHGCxは同一であるので、
第1ホールド発生器セルHGC1の動作のみを詳細に説
明する。
ド発生器のセルHGC1〜HGCnに夫々供給される。こ
の実施例では、これらの制御電圧により、各セルの特性
遅延時間が決まる。この遅延時間は、信号発生処理を開
始させる信号DISの立ち上がりエッジ及び個々のサン
プル及びホールド信号出力S/H1〜S/Hnの立ち下が
り(即ち、サンプル・ホールド遷移)の間の時間であ
る。各ホールド発生器セルHGCxは同一であるので、
第1ホールド発生器セルHGC1の動作のみを詳細に説
明する。
【0019】信号PREは、アクティブな高レベルにな
り、その相補信号/PREがアクティブな低レベルにな
ると、スイッチS1Aが閉じ、制御信号V1がコンデンサ
C1Aに供給される。このとき、信号DISは低レベル
で、電流源トランジスタQcs1はオフ状態である。シュ
ミット・トリガ回路A1の高入力インピーダンス及びト
ランジスタQcs1の高ドレイン・インピーダンスによ
り、コンデンサC1Aは、制御電圧V1のレベルまで十分
に充電される。コンデンサC1Aの電荷は、シュミット
・トリガ回路A1の入力信号をその入力スレッシホール
ド・レベルより高く上昇させ、サンプル・ホールド信号
S/H1は、高レベル状態になる。高レベル状態のS/
H1は、スイッチS1Bを閉じ、即ちトランジスタを十分
にオン状態にし、サンプルすべき入力信号をコンデンサ
C1Bに供給する。
り、その相補信号/PREがアクティブな低レベルにな
ると、スイッチS1Aが閉じ、制御信号V1がコンデンサ
C1Aに供給される。このとき、信号DISは低レベル
で、電流源トランジスタQcs1はオフ状態である。シュ
ミット・トリガ回路A1の高入力インピーダンス及びト
ランジスタQcs1の高ドレイン・インピーダンスによ
り、コンデンサC1Aは、制御電圧V1のレベルまで十分
に充電される。コンデンサC1Aの電荷は、シュミット
・トリガ回路A1の入力信号をその入力スレッシホール
ド・レベルより高く上昇させ、サンプル・ホールド信号
S/H1は、高レベル状態になる。高レベル状態のS/
H1は、スイッチS1Bを閉じ、即ちトランジスタを十分
にオン状態にし、サンプルすべき入力信号をコンデンサ
C1Bに供給する。
【0020】次に、信号PRE及び/PREは非アクテ
ィブ・レベルになって、スイッチS1Aを開き、その結
果、コンデンサC1Aが電圧レベルV1に充電されたまま
になり、シュミット・トリガ回路A1のS/H1出力信号
が高レベル状態に保たれたままにする。信号DISがア
クティブな高レベルになると、電流源トランジスタQcs
1はオン状態になり、C1Aを放電させる一定電流を流
す。図3Aを参照すると、時点t1では、コンデンサC1
Aの電圧が、シュミット・トリガ回路A1の入力スレッ
シホールド・レベルVthより低くなる。図1及び図2を
参照すると、シュミット・トリガ回路A1の入力端子の
電圧レベルがVthより低くなると、シュミット・トリガ
回路A1の出力信号、即ちサンプル及びホールド信号S
/H1は、低レベルになる。低レベルの信号S/H1はス
イッチS1Bを開き、即ちトランジスタS1Bをオフ状態
にし、コンデンサC1Bに蓄積された信号ライン上の電
圧レベルを保持する。
ィブ・レベルになって、スイッチS1Aを開き、その結
果、コンデンサC1Aが電圧レベルV1に充電されたまま
になり、シュミット・トリガ回路A1のS/H1出力信号
が高レベル状態に保たれたままにする。信号DISがア
クティブな高レベルになると、電流源トランジスタQcs
1はオン状態になり、C1Aを放電させる一定電流を流
す。図3Aを参照すると、時点t1では、コンデンサC1
Aの電圧が、シュミット・トリガ回路A1の入力スレッ
シホールド・レベルVthより低くなる。図1及び図2を
参照すると、シュミット・トリガ回路A1の入力端子の
電圧レベルがVthより低くなると、シュミット・トリガ
回路A1の出力信号、即ちサンプル及びホールド信号S
/H1は、低レベルになる。低レベルの信号S/H1はス
イッチS1Bを開き、即ちトランジスタS1Bをオフ状態
にし、コンデンサC1Bに蓄積された信号ライン上の電
圧レベルを保持する。
【0021】図2及び図3Aを参照すると、セルHGC
2への制御電圧V2によるコンデンサC2Aの電圧は、信
号DISが高レベルになると同時に、制御電圧V1と共
に下がり始める。しかし、制御電圧V2は、制御電圧V1
よりも大きく選択されており、コンデンサC2Aに生じ
る電荷がトランジスタQcs1と同じサイズの電流源トラ
ンジスタにより放電されるので、大きな電荷は、各シュ
ミット・トリガ回路A1〜Anに対して同じスレッシホー
ルド・レベルVthまで下がるのに長い時間がかかる。し
たがって、ホールド発生器HGC2の出力信号、即ち第
2サンプル及びホールド信号S/H2は、時点t1よりΔ
tだけ遅れた時点t2で低レベルになる。制御電圧V1〜
Vnの各々は、等しい電圧差ΔVだけ離され、隣接する
各対のホールド発生器HGCx及びHGCx+1の立ち下が
りエッジ間の時間差Δtは、全て等しい。連続するホー
ルド発生器HGCxは、最後のホールド発生器HGCn
が、時点t1よりΔt×(n−1)だけ遅れたS/Hxの
立ち下がりエッジを生成するまで、立ち下がりエッジが
徐々に遅れて生じるサンプル及びホールド信号を生成す
る。
2への制御電圧V2によるコンデンサC2Aの電圧は、信
号DISが高レベルになると同時に、制御電圧V1と共
に下がり始める。しかし、制御電圧V2は、制御電圧V1
よりも大きく選択されており、コンデンサC2Aに生じ
る電荷がトランジスタQcs1と同じサイズの電流源トラ
ンジスタにより放電されるので、大きな電荷は、各シュ
ミット・トリガ回路A1〜Anに対して同じスレッシホー
ルド・レベルVthまで下がるのに長い時間がかかる。し
たがって、ホールド発生器HGC2の出力信号、即ち第
2サンプル及びホールド信号S/H2は、時点t1よりΔ
tだけ遅れた時点t2で低レベルになる。制御電圧V1〜
Vnの各々は、等しい電圧差ΔVだけ離され、隣接する
各対のホールド発生器HGCx及びHGCx+1の立ち下が
りエッジ間の時間差Δtは、全て等しい。連続するホー
ルド発生器HGCxは、最後のホールド発生器HGCn
が、時点t1よりΔt×(n−1)だけ遅れたS/Hxの
立ち下がりエッジを生成するまで、立ち下がりエッジが
徐々に遅れて生じるサンプル及びホールド信号を生成す
る。
【0022】増幅器A1〜Anは、図示する特定の実施例
で、シュミット・トリガ回路として示しているが、これ
らは、高利得、高周波数増幅器又はアナログ比較器で置
き換えてもよい。同様に、スイッチSxA、SxBは、M
OS FETトランジスタとして示されているが、これ
らは、バイポーラ・トランジスタの様な他の高速スイッ
チング素子であってもよい。MOS FETトランジス
タは、大容量で高速のデータ取込みシステムを実現する
のに非常に適した技術であり、MOS環境により、この
様なシステム内に多数のデータ取込みセルを必要とする
場合に、低消費電力、低コスト及び高密度化の問題を解
決する。
で、シュミット・トリガ回路として示しているが、これ
らは、高利得、高周波数増幅器又はアナログ比較器で置
き換えてもよい。同様に、スイッチSxA、SxBは、M
OS FETトランジスタとして示されているが、これ
らは、バイポーラ・トランジスタの様な他の高速スイッ
チング素子であってもよい。MOS FETトランジス
タは、大容量で高速のデータ取込みシステムを実現する
のに非常に適した技術であり、MOS環境により、この
様なシステム内に多数のデータ取込みセルを必要とする
場合に、低消費電力、低コスト及び高密度化の問題を解
決する。
【0023】図5は、本発明のサンプル及びホールド発
生器の第1の実施例である。この実施例では、図1の電
荷蓄積コンデンサC1Aは、第1インバータ増幅器IA1
の固有入力容量C0で置き換えられ、電流源トランジス
タQcs1は、トランジスタQ2及びQ3で置き換えられて
いる。ここで、トランジスタQ2は、電流源トランジス
タであり、そのベースの信号Vcurは、コンデンサC0を
放電させるために、回路の下部に流れる電流の量を制御
する。トランジスタQ3は、信号DISの制御の下に、
放電路を導通及び非導通に切り換える。
生器の第1の実施例である。この実施例では、図1の電
荷蓄積コンデンサC1Aは、第1インバータ増幅器IA1
の固有入力容量C0で置き換えられ、電流源トランジス
タQcs1は、トランジスタQ2及びQ3で置き換えられて
いる。ここで、トランジスタQ2は、電流源トランジス
タであり、そのベースの信号Vcurは、コンデンサC0を
放電させるために、回路の下部に流れる電流の量を制御
する。トランジスタQ3は、信号DISの制御の下に、
放電路を導通及び非導通に切り換える。
【0024】この回路及び図1に示す回路の違いは、こ
の回路では、信号PREがp−MOS素子を制御する信
号DISにより置き換えられ、2個の相補型のスイッチ
S1Aのn−MOS及びp−MOSトランジスタは、1
個のp−MOSトランジスタQ1で置き換えられてい
る。信号DISが低レベルで、信号/DISが高レベル
のときは、トランジスタQ1は十分に導通し、トランジ
スタQ3は十分に非導通であり、第1インバータ増幅器
IA1の入力容量C0は、制御電圧Vcに充電される。第
1インバータ増幅器IA1の入力端子に制御電圧が供給
されると、低レベル出力信号が生じる。この出力信号
は、第2インバータ増幅器IA2により反転され、高レ
ベル入力信号がNANDゲートG1に供給される。パタ
ーン・シフタ(図示せず)がこの位置に「1」を供給し
ていれば、NANDゲートG1のイネーブル入力信号E
NABLEも高レベルである。
の回路では、信号PREがp−MOS素子を制御する信
号DISにより置き換えられ、2個の相補型のスイッチ
S1Aのn−MOS及びp−MOSトランジスタは、1
個のp−MOSトランジスタQ1で置き換えられてい
る。信号DISが低レベルで、信号/DISが高レベル
のときは、トランジスタQ1は十分に導通し、トランジ
スタQ3は十分に非導通であり、第1インバータ増幅器
IA1の入力容量C0は、制御電圧Vcに充電される。第
1インバータ増幅器IA1の入力端子に制御電圧が供給
されると、低レベル出力信号が生じる。この出力信号
は、第2インバータ増幅器IA2により反転され、高レ
ベル入力信号がNANDゲートG1に供給される。パタ
ーン・シフタ(図示せず)がこの位置に「1」を供給し
ていれば、NANDゲートG1のイネーブル入力信号E
NABLEも高レベルである。
【0025】特開平4−305900号公報に更に記載
するように、最高速取込みの間は、全てのセルは高レベ
ルのイネーブル信号を受け取るが、それより低速取込み
の間は、データ取込みセルの1/2又は1/8の様な一
部分のみが、取込みセルのラインを介した各経路でイネ
ーブルされる。取込みセルのラインは、この伝送の間に
部分的に使用され、パターン・レジスタは1位置分だけ
イネーブル/ディスエーブル・パターンをシフトし、取
込み処理は取込みセルのラインの他の部分を使用して繰
り返される。
するように、最高速取込みの間は、全てのセルは高レベ
ルのイネーブル信号を受け取るが、それより低速取込み
の間は、データ取込みセルの1/2又は1/8の様な一
部分のみが、取込みセルのラインを介した各経路でイネ
ーブルされる。取込みセルのラインは、この伝送の間に
部分的に使用され、パターン・レジスタは1位置分だけ
イネーブル/ディスエーブル・パターンをシフトし、取
込み処理は取込みセルのラインの他の部分を使用して繰
り返される。
【0026】信号DISが高レベルになると、トランジ
スタQ1はオフ状態になり、トランジスタQ2及びQ3は
オン状態になり、NANDゲートG1の3番目の入力
は、イネーブルされる。NANDゲートG1への3つの
入力信号全部が高レベルであると、その出力信号は低レ
ベルで、この低レベル信号は3番目のインバータ増幅器
IA3により反転され、サンプル/非ホールド信号S/
Hは高レベルになる。信号S/Hが高レベルであると、
トランジスタQ6及びQ7は共に十分に導通し、コンデン
サC1及びC2は、連続的に夫々信号ライン/SIGNA
L及びSIGNALのレベルに充電される。
スタQ1はオフ状態になり、トランジスタQ2及びQ3は
オン状態になり、NANDゲートG1の3番目の入力
は、イネーブルされる。NANDゲートG1への3つの
入力信号全部が高レベルであると、その出力信号は低レ
ベルで、この低レベル信号は3番目のインバータ増幅器
IA3により反転され、サンプル/非ホールド信号S/
Hは高レベルになる。信号S/Hが高レベルであると、
トランジスタQ6及びQ7は共に十分に導通し、コンデン
サC1及びC2は、連続的に夫々信号ライン/SIGNA
L及びSIGNALのレベルに充電される。
【0027】トランジスタQ1が非導通状態で、トラン
ジスタQ3が十分に導通状態であると、第1インバータ
増幅器IA1の入力容量C0の電荷は、トランジスタQ2
及びQ3を介して放電し始める。しかし、トランジスタ
Q3が比較的に大きな電流を流す間、トランジスタQ2は
バイアスされて、比較的に小さい電流の飽和モードで動
作し、その結果、電流リミッタとして働き、コンデンサ
C0の放電速度を制御する。トランジスタQ2のゲート電
圧Vcurは、この電流制限を調節して、コンデンサC0の
放電速度を調節するために使用される。
ジスタQ3が十分に導通状態であると、第1インバータ
増幅器IA1の入力容量C0の電荷は、トランジスタQ2
及びQ3を介して放電し始める。しかし、トランジスタ
Q3が比較的に大きな電流を流す間、トランジスタQ2は
バイアスされて、比較的に小さい電流の飽和モードで動
作し、その結果、電流リミッタとして働き、コンデンサ
C0の放電速度を制御する。トランジスタQ2のゲート電
圧Vcurは、この電流制限を調節して、コンデンサC0の
放電速度を調節するために使用される。
【0028】図5と共に図3Bを参照すると、セル毎に
異なる制御電圧は、コンデンサC0の初期電荷(予備電
荷)を決め、初期電圧(V1〜Vn)が電圧スレッシホー
ルド・レベルまで直線的に減少するのにかかる時間を決
定する。コンデンサC0の電荷が、インバータ増幅器I
A1の入力スレッシホールドより低く下がったとき、増
幅器IA1の出力は高レベルになって、トランジスタQ4
を導通状態にし、その結果、コンデンサC0を確実に即
座且つ完全に放電させる。これで、インバータ増幅器I
A1は、低レベル入力/高レベル出力状態に保持され
る。よって、固有入力容量であるコンデンサC0、イン
バータ増幅器1A1及びトランジスタQ4は、非線形コン
デンサ手段として動作する。増幅器IA1の高レベル出
力は、第2インバータ増幅器IA2により反転されて、
NANDゲートG1はディスエーブルされ、出力信号は
高レベルになる。NANDゲートG1の高レベル出力
は、インバータ増幅器IA3により低レベルに反転され
る。信号S/Hの高レベルから低レベルへの遷移は、ト
ランジスタQ6及びQ7をオフにするサンプル・ホールド
遷移であり、その結果、コンデンサC1及びC2に存在す
る電圧、即ちライン/SIGNAL及びSIGNALに
存在する電圧レベルが、夫々信号/SIG−HELD及
びSIG−HELDとして維持される。図2及び図3B
に示す様に、S/H信号の立ち上がり及び立ち下がりエ
ッジ間の遅延時間は、そのセル用の局部制御電圧レベル
Vc(V1〜Vn)により決まる。連続するセルのVc間の
等しいΔVは、対応するサンプル・ホールド・エッジ間
の等しいΔtを生成する。
異なる制御電圧は、コンデンサC0の初期電荷(予備電
荷)を決め、初期電圧(V1〜Vn)が電圧スレッシホー
ルド・レベルまで直線的に減少するのにかかる時間を決
定する。コンデンサC0の電荷が、インバータ増幅器I
A1の入力スレッシホールドより低く下がったとき、増
幅器IA1の出力は高レベルになって、トランジスタQ4
を導通状態にし、その結果、コンデンサC0を確実に即
座且つ完全に放電させる。これで、インバータ増幅器I
A1は、低レベル入力/高レベル出力状態に保持され
る。よって、固有入力容量であるコンデンサC0、イン
バータ増幅器1A1及びトランジスタQ4は、非線形コン
デンサ手段として動作する。増幅器IA1の高レベル出
力は、第2インバータ増幅器IA2により反転されて、
NANDゲートG1はディスエーブルされ、出力信号は
高レベルになる。NANDゲートG1の高レベル出力
は、インバータ増幅器IA3により低レベルに反転され
る。信号S/Hの高レベルから低レベルへの遷移は、ト
ランジスタQ6及びQ7をオフにするサンプル・ホールド
遷移であり、その結果、コンデンサC1及びC2に存在す
る電圧、即ちライン/SIGNAL及びSIGNALに
存在する電圧レベルが、夫々信号/SIG−HELD及
びSIG−HELDとして維持される。図2及び図3B
に示す様に、S/H信号の立ち上がり及び立ち下がりエ
ッジ間の遅延時間は、そのセル用の局部制御電圧レベル
Vc(V1〜Vn)により決まる。連続するセルのVc間の
等しいΔVは、対応するサンプル・ホールド・エッジ間
の等しいΔtを生成する。
【0029】図5に示す様なサンプル・ホールド発生器
セルは、この様な多くのセルの1個であるので、放電電
流制御電圧Vcurは、これらの全てのセルの時定数を制
御するために変更可能であり、制御電圧Vcをセル毎に
変えて、個々のセルのサンプル・ホールド遷移を時間的
に分離できる。電圧Vcurは、1行全体のセルに必要な
時間を変えるように変更できるので、1行全体のセルの
時間を、取込みセルのアレイ内の行を選択する低速タイ
ミング信号間の時間に等しくできる。(1行全体の高速
タイミング信号及び1つの低速タイミング信号間のタイ
ミングが変化したことを測定する一致検出器を含み、電
圧Vcurを変える制御回路は、特開平4−305900
号公報に記載されている。)通常は、1行全体のサンプ
ル及びホールド発生器の累積遅延を変化させるために
は、この様な手段が必要である。その理由は、この様な
発生器のある製造バッチが、ある特定の温度で正確なタ
イミングを有しているとしても、製造工程の変化及び温
度の一方又は両方が変化すると、異なる環境の下で調整
が必要となる。
セルは、この様な多くのセルの1個であるので、放電電
流制御電圧Vcurは、これらの全てのセルの時定数を制
御するために変更可能であり、制御電圧Vcをセル毎に
変えて、個々のセルのサンプル・ホールド遷移を時間的
に分離できる。電圧Vcurは、1行全体のセルに必要な
時間を変えるように変更できるので、1行全体のセルの
時間を、取込みセルのアレイ内の行を選択する低速タイ
ミング信号間の時間に等しくできる。(1行全体の高速
タイミング信号及び1つの低速タイミング信号間のタイ
ミングが変化したことを測定する一致検出器を含み、電
圧Vcurを変える制御回路は、特開平4−305900
号公報に記載されている。)通常は、1行全体のサンプ
ル及びホールド発生器の累積遅延を変化させるために
は、この様な手段が必要である。その理由は、この様な
発生器のある製造バッチが、ある特定の温度で正確なタ
イミングを有しているとしても、製造工程の変化及び温
度の一方又は両方が変化すると、異なる環境の下で調整
が必要となる。
【0030】図4Bを参照すると、図5に示す回路は、
電圧Vc及びVcurを逆の関係にしても使用できる。即
ち、電圧Vcをサンプル及びホールド発生器内の異なる
セルに対して一定にし、電圧Vcurをセル毎に変える。
電圧Vcur1〜Vcurnにより生じる放電の異なる速度は、
全てが電圧Vcを始点とする異なるスロープのラインで
示される。この方法を用いると、1行全体のセルに必要
な時間を変えるために変更されるのは、電圧Vcurでは
なく電圧Vcであり、上述の様に、1行全体のセルのた
めの時間は、取込みセルのアレイ内の行を選択する低速
タイミング信号間の時間に等しい。
電圧Vc及びVcurを逆の関係にしても使用できる。即
ち、電圧Vcをサンプル及びホールド発生器内の異なる
セルに対して一定にし、電圧Vcurをセル毎に変える。
電圧Vcur1〜Vcurnにより生じる放電の異なる速度は、
全てが電圧Vcを始点とする異なるスロープのラインで
示される。この方法を用いると、1行全体のセルに必要
な時間を変えるために変更されるのは、電圧Vcurでは
なく電圧Vcであり、上述の様に、1行全体のセルのた
めの時間は、取込みセルのアレイ内の行を選択する低速
タイミング信号間の時間に等しい。
【0031】図4A及び図1を参照すると、この場合も
電圧V1〜Vnを等しくできるので、これらの電圧は、一
定予備充電電圧Vpと同じ効果を有し、その代わりにC1
A〜C2nの値を変化させて、セル間のサンプル・ホー
ルド遷移遅延時間を制御する。充電電荷が大きくなれ
ば、トランジスタQcsx(Qcs1〜Qcsm)の固定電流路
を通って放電する時間が長くなり、電圧がスレッシホー
ルド電圧Vthまで直線的に低下する時間間隔t1〜tn
は、増加的に異なる。しかし、この方法は、コンデンサ
CnAの様な最大容量に関連しては、この時間間隔が長
くなり問題がある。それは、電圧減少曲線が低速度でス
レッシホールド電圧レベルVthと交差するとき、その結
果、シュミット・トリガ回路A1の出力端子上に生じる
遷移は、理想的動作に対して起こるのが遅すぎる。
電圧V1〜Vnを等しくできるので、これらの電圧は、一
定予備充電電圧Vpと同じ効果を有し、その代わりにC1
A〜C2nの値を変化させて、セル間のサンプル・ホー
ルド遷移遅延時間を制御する。充電電荷が大きくなれ
ば、トランジスタQcsx(Qcs1〜Qcsm)の固定電流路
を通って放電する時間が長くなり、電圧がスレッシホー
ルド電圧Vthまで直線的に低下する時間間隔t1〜tn
は、増加的に異なる。しかし、この方法は、コンデンサ
CnAの様な最大容量に関連しては、この時間間隔が長
くなり問題がある。それは、電圧減少曲線が低速度でス
レッシホールド電圧レベルVthと交差するとき、その結
果、シュミット・トリガ回路A1の出力端子上に生じる
遷移は、理想的動作に対して起こるのが遅すぎる。
【0032】図6及び図4Bにおいて、直前に述べた問
題は、コンデンサC1A〜CnAの代わりに非直線コンデ
ンサを使用することにより解決できる。ソース及びドレ
インを相互接続したトランジスタQcは、その様な非直
線コンデンサとして働く。トランジスタQcnのソース及
びドレインの電圧が、トランジスタQcに供給されるゲ
ート電圧Vgより約1ボルト高い非直線性のスレッシホ
ールドより大きいとき、トランジスタQcは普通の(直
線的)コンデンサの様に働く。しかし、トランジスタQ
cのソース及びドレインの電圧が、非直線性のスレッシ
ホールドVnlより下がると、トランジスタQcの容量性
の性質が無くなり、接地への有効な短絡路となり、その
結果、存在した電荷が仮想的に即座に放電する。なお、
スイッチ(トランジスタ)S1が充電手段として作用
し、トランジスタQ2'及びQ3が放電手段として作用す
る。シュミット・トリガ回路(増幅器)Astの入力電圧
が急速に低下し、シュミット・トリガ回路のスレッシホ
ールドVthより低く下がることにより、その出力端子
に、極めて急速な遷移が生じる。この様に、この回路
は、普通のコンデンサを使用すると、遅延時間が最大
で、それにより入力が最も遅い、サンプル及びホールド
信号発生器のセルのS/H出力信号の遅いスルーレート
の問題を解決する。
題は、コンデンサC1A〜CnAの代わりに非直線コンデ
ンサを使用することにより解決できる。ソース及びドレ
インを相互接続したトランジスタQcは、その様な非直
線コンデンサとして働く。トランジスタQcnのソース及
びドレインの電圧が、トランジスタQcに供給されるゲ
ート電圧Vgより約1ボルト高い非直線性のスレッシホ
ールドより大きいとき、トランジスタQcは普通の(直
線的)コンデンサの様に働く。しかし、トランジスタQ
cのソース及びドレインの電圧が、非直線性のスレッシ
ホールドVnlより下がると、トランジスタQcの容量性
の性質が無くなり、接地への有効な短絡路となり、その
結果、存在した電荷が仮想的に即座に放電する。なお、
スイッチ(トランジスタ)S1が充電手段として作用
し、トランジスタQ2'及びQ3が放電手段として作用す
る。シュミット・トリガ回路(増幅器)Astの入力電圧
が急速に低下し、シュミット・トリガ回路のスレッシホ
ールドVthより低く下がることにより、その出力端子
に、極めて急速な遷移が生じる。この様に、この回路
は、普通のコンデンサを使用すると、遅延時間が最大
で、それにより入力が最も遅い、サンプル及びホールド
信号発生器のセルのS/H出力信号の遅いスルーレート
の問題を解決する。
【0033】セル毎にキャパシタンスが異なるトランジ
スタQcを形成するのは実際的ではないので、セル毎の
遅延時間の差は、図4Bに示す様に、各セルに供給する
異なる電圧Vcurを制御することにより得られる。他の
方法では、図4Cに示す様に、非直線性のスレッシホー
ルドを制御するために、ゲート電圧Vgはセル毎に変え
られる。各セルでは、放電電圧が非直線性のスレッシホ
ールドと交差するとすぐに、放電電圧は、極めて迅速且
つ高速にシュミット・トリガ回路の入力スレッシホール
ドVthと交差し、急峻なS/Hのサンプル・ホールド遷
移を生じる。
スタQcを形成するのは実際的ではないので、セル毎の
遅延時間の差は、図4Bに示す様に、各セルに供給する
異なる電圧Vcurを制御することにより得られる。他の
方法では、図4Cに示す様に、非直線性のスレッシホー
ルドを制御するために、ゲート電圧Vgはセル毎に変え
られる。各セルでは、放電電圧が非直線性のスレッシホ
ールドと交差するとすぐに、放電電圧は、極めて迅速且
つ高速にシュミット・トリガ回路の入力スレッシホール
ドVthと交差し、急峻なS/Hのサンプル・ホールド遷
移を生じる。
【0034】
【発明の効果】以上説明したように、本発明のサンプル
・ホールド信号発生方法及び信号発生器によれば、予備
充電電圧に充電された複数のコンデンサ手段を、基準タ
イミング信号に応じて、同時に放電させるので、各コン
デンサ手段の充電電圧が順次異なる時点で増幅器のスレ
ッシホールド・レベルに達するため、時間間隔が極めて
短い一連の複数のサンプル・ホールド信号を発生でき
る。また、非線形コンデンサ手段を用いているので、サ
ンプル・ホールド信号の遷移した後は、急速にコンデン
サ手段を放電できるため、次の一連のサンプル・ホール
ド信号を発生するための準備を、この遷移後、迅速に行
える。よって、サンプル・ホールド信号の遷移の後も同
じ速度でコンデンサを放電させる場合に比較して、一連
のサンプル・ホールド信号の時間間隔をより一層短くで
きる。また、予備充電電圧又は定電流源を調整すること
により、基準タイミング信号に対する個々の遷移のタイ
ミング及び全体のサンプル・ホールド信号の合計遅延時
間を調整できる。
・ホールド信号発生方法及び信号発生器によれば、予備
充電電圧に充電された複数のコンデンサ手段を、基準タ
イミング信号に応じて、同時に放電させるので、各コン
デンサ手段の充電電圧が順次異なる時点で増幅器のスレ
ッシホールド・レベルに達するため、時間間隔が極めて
短い一連の複数のサンプル・ホールド信号を発生でき
る。また、非線形コンデンサ手段を用いているので、サ
ンプル・ホールド信号の遷移した後は、急速にコンデン
サ手段を放電できるため、次の一連のサンプル・ホール
ド信号を発生するための準備を、この遷移後、迅速に行
える。よって、サンプル・ホールド信号の遷移の後も同
じ速度でコンデンサを放電させる場合に比較して、一連
のサンプル・ホールド信号の時間間隔をより一層短くで
きる。また、予備充電電圧又は定電流源を調整すること
により、基準タイミング信号に対する個々の遷移のタイ
ミング及び全体のサンプル・ホールド信号の合計遅延時
間を調整できる。
【図1】本発明のサンプル・ホールド信号発生器の原理
を示すブロック図である。
を示すブロック図である。
【図2】図1のサンプル・ホールド信号発生器の動作を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図3】本発明の各実施例において、どのようにタイミ
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。
【図4】本発明の各実施例において、どのようにタイミ
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。
【図5】本発明のサンプル・ホールド信号発生器の第1
実施例を示すブロック図である。
実施例を示すブロック図である。
【図6】本発明のサンプル・ホールド信号発生器の第2
実施例を示すブロック図である。
実施例を示すブロック図である。
HGCx サンプル・ホールド発生器セルIA1、Ast 増幅器Q1、S1 スイッチ(充電手段) Q2、Q2’、Q2 放電手段 C0、Q4、IA1:QC 非線形コンデンサ手段
Claims (2)
- 【請求項1】 アナログ信号のサンプリングを制御する
ために一連の複数のサンプル・ホールド信号を発生する
方法であって、 複数のコンデンサとして、蓄積された電荷による電圧が
非線形スレッシホールド電圧より下がると短絡路となる
非線形コンデンサ手段を設け、 複数の増幅器の入力スレッシホールド・レベルよりも高
い電圧レベルまで、上記複数のコンデンサ手段を充電
し、 基準タイミング信号の発生に応答して、上記複数のコン
デンサ手段を放電させ、 上記複数のコンデンサ手段の各々が上記増幅器の入力ス
レッシホールド・レベルまで放電すると、上記複数の増
幅器が、上記増幅器のスレッシホールド電圧を越えた遷
移を増幅して、上記一連の複数のサンプル・ホールド信
号を発生することを特徴とするサンプル・ホールド信号
発生方法。 - 【請求項2】 アナログ信号のサンプリングを制御する
ために一連の複数のサンプル・ホールド信号を発生する
信号発生器であって、 蓄積された電荷による電圧が非線形スレッシホールド電
圧より下がると短絡路となる複数の非線形コンデンサ手
段と、 入力端が上記複数の非線形コンデンサ手段の各々に結合
され、 各々が入力スレッシホールド・レベルを有する複
数の増幅器と、 予備充電信号の発生に応答して、上記複数の増幅器の入
力スレッシホールド・レベルよりも高い複数の電圧レベ
ルまで、上記複数のコンデンサ手段を充電する充電手段
と、 基準タイミング信号の発生に応答して、上記複数のコン
デンサ手段を夫々放電させる複数の放電手段とを具え、 上記複数のコンデンサ手段の各々が上記増幅器の入力ス
レッシホールド・レベルまで放電すると、上記複数の増
幅器は、上記一連の複数のサンプル・ホールド信号を発
生することを特徴とするサンプル・ホールド信号発生
器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/824,434 US5352933A (en) | 1992-01-23 | 1992-01-23 | High speed sample and hold signal generator |
US824434 | 1992-01-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0628884A JPH0628884A (ja) | 1994-02-04 |
JP2739622B2 true JP2739622B2 (ja) | 1998-04-15 |
Family
ID=25241410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5027605A Expired - Fee Related JP2739622B2 (ja) | 1992-01-23 | 1993-01-22 | サンプル・ホールド信号発生方法及び発生器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5352933A (ja) |
EP (1) | EP0552883B1 (ja) |
JP (1) | JP2739622B2 (ja) |
DE (1) | DE69318047T2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5668323A (en) * | 1996-07-12 | 1997-09-16 | Waxman; Cory S. | Method and apparatus for indicating a load |
JP2002513471A (ja) | 1997-03-13 | 2002-05-08 | ウェイブクレスト・コーポレイション | 直線傾斜発生回路を組み込んだ時間間隔測定システム |
US5872477A (en) * | 1997-06-13 | 1999-02-16 | Vtc Inc. | Multiplexer with CMOS break-before-make circuit |
JP2006099850A (ja) * | 2004-09-29 | 2006-04-13 | Nec Electronics Corp | サンプル・ホールド回路、駆動回路及び表示装置 |
JP5922277B1 (ja) * | 2015-03-23 | 2016-05-24 | 日本電信電話株式会社 | 直列/並列変換器 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR1574017A (ja) * | 1968-04-03 | 1969-07-11 | ||
US3921079A (en) * | 1974-05-13 | 1975-11-18 | Gte Automatic Electric Lab Inc | Multi-phase clock distribution system |
DE2542416C3 (de) * | 1975-09-23 | 1978-06-15 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Analogwertschalter mit einer Mehr- und einer Weniger-Taste |
US4271488A (en) * | 1979-04-13 | 1981-06-02 | Tektronix, Inc. | High-speed acquisition system employing an analog memory matrix |
US4361769A (en) * | 1980-07-01 | 1982-11-30 | Motorola, Inc. | Method for performing a sample and hold function |
IT1210965B (it) * | 1982-12-22 | 1989-09-29 | Ates Componenti Elettron | Generatore di segnali temporalmente correlati. |
JPS60113521A (ja) * | 1983-11-24 | 1985-06-20 | Fujitsu Ltd | タイミング回路 |
JPS6296815A (ja) * | 1985-10-24 | 1987-05-06 | Nippon Denso Co Ltd | 方位演算装置 |
JP2532372B2 (ja) * | 1985-11-13 | 1996-09-11 | 松下電器産業株式会社 | 高速走査電荷転送装置 |
US4922452A (en) * | 1987-11-16 | 1990-05-01 | Analytek, Ltd. | 10 Gigasample/sec two-stage analog storage integrated circuit for transient digitizing and imaging oscillography |
-
1992
- 1992-01-23 US US07/824,434 patent/US5352933A/en not_active Expired - Lifetime
-
1993
- 1993-01-14 DE DE69318047T patent/DE69318047T2/de not_active Expired - Fee Related
- 1993-01-14 EP EP93300213A patent/EP0552883B1/en not_active Expired - Lifetime
- 1993-01-22 JP JP5027605A patent/JP2739622B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP0552883A2 (en) | 1993-07-28 |
EP0552883B1 (en) | 1998-04-22 |
DE69318047D1 (de) | 1998-05-28 |
DE69318047T2 (de) | 1999-01-07 |
US5352933A (en) | 1994-10-04 |
EP0552883A3 (en) | 1994-09-21 |
JPH0628884A (ja) | 1994-02-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2627655B2 (ja) | データ取得装置 | |
WO1992016051A1 (en) | Cmos delay circuit with controllable delay | |
WO2007103966A2 (en) | Multiple sampling sample and hold architectures | |
KR20060038144A (ko) | 반도체 기억 소자에서의 내부전원 발생기 | |
US10659027B2 (en) | Comparator circuitry | |
US5302863A (en) | CMOS peak amplitude detector | |
US4686489A (en) | Triggered voltage controlled oscillator using fast recovery gate | |
EP0585505B1 (en) | Low noise buffer | |
JP2739622B2 (ja) | サンプル・ホールド信号発生方法及び発生器 | |
CN108233907B (zh) | 多路复用器的预充电电路 | |
US8334715B1 (en) | Method to achieve constant slew rate (over process corners) for an output buffer | |
KR100281207B1 (ko) | 지연회로장치 | |
CN106411296A (zh) | 一种时钟延时电路 | |
US6775165B2 (en) | Current switching sensor detector | |
US5180930A (en) | Method and apparatus for reducing the effects of feedback switch charge injection into a plurality of serially connected sample data comparators | |
JPH06232751A (ja) | アナログ・デジタル変換回路 | |
US7671644B2 (en) | Process insensitive delay line | |
JPH0846496A (ja) | 時間遅延回路及び方法並びにデータ取込み装置 | |
KR100370991B1 (ko) | 위상 조정 회로 및 이를 내장한 반도체 기억장치 | |
JP3925765B2 (ja) | タイミング調整機能を備えたクロック発生回路 | |
KR20010014753A (ko) | 레코드 길이가 긴 fiso 아날로그 메모리용 어레이 구조 | |
US5568072A (en) | Circuit indicating the phase relation between several signals having the same frequency | |
US7079428B2 (en) | Circuit for distribution of an input signal to one or more time positions | |
KR100211198B1 (ko) | 드라이버 회로 | |
CN112953536A (zh) | 具有校准电路的可调增益动态放大装置及方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080123 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090123 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |