JP2739622B2 - サンプル・ホールド信号発生方法及び発生器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、サンプル・ホールド信
号発生器、特に、連続する信号のサンプル・ホールド動
作間の遅延時間が非常に短いサンプル・ホールド信号を
発生する方法及び信号発生器に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】「アナ
ログ・サンプリング・システム」と題する特開平４−３
０５９００号公報には、アナログ信号を捕捉し、蓄積す
るセルのアレイを含むアナログ・トリガ・システムが記
載されている。このアナログ・サンプリング・システム
は、「高速取込み装置」と題する特開昭５５−１４６６
９９号公報に開示されたファーストイン・スローアウト
（ＦＩＳＯ）取込み装置よりも速い。

【０００３】特開平４−３０５９００号公報の発明で
は、アレイ内の各セルは、極めて高速でサンプルするた
めに順次選択される。このセルのアレイ内の行は、低速
シフトレジスタが発生する低速タイミング信号により選
択され、一方、各行内の個々のセルは、種々の方法で発
生される高速サンプル及びホールド信号により選択され
る。

【０００４】特開平４−３０５９００号公報の発明の急
速発生ホールド信号を発生する方法の１つでは、一連の
複数の緩衝増幅器をストローブ信号が伝播することを利
用するタップ付き遅延ラインを使用する。各緩衝増幅器
は２個の反転増幅器を含んでいるので、この方法では、
２個の反転増幅器の遅延期間だけ時間が離れたホールド
信号を生成する。ホールド信号間の時間は、特開平４−
３０５９００号公報の図５に示す様に、反転増幅器を緩
衝増幅器に替えることにより、１個の増幅器の遅延間隔
に減少させることができる。これらの方法の両方とも、
反転増幅器の固有の最小伝播時間により制限される。

【０００５】特開平４−３０５９００号公報の発明の一
連の高速順次ホールド信号を発生する他の方法では、並
列な多数の緩衝増幅器を使用する。この各緩衝増幅器
は、連続する緩衝増幅器間の内部抵抗又は他のパラメー
タの値が異なるために、異なる伝播遅延を有する。この
方法は、単一の増幅器の遅延より短いタイミング変化を
生じさせることができるが、連続する増幅器間で等しい
時間差を得るために伝播遅延を正確に制御することは、
極めて難しい。

【０００６】特開平４−３０５９００号公報の図９に示
す他の方法では、一連のＲ−Ｃ回路網を介してストロー
ブ信号を送る。各回路網の出力信号は、シュミット・ト
リガ回路をトリガし、ストローブ信号が、シュミット・
トリガ回路の入力スレッシホールド・レベルより低くな
る際に、ホールド信号を生成する。許容誤差の厳しい抵
抗器及びコンデンサは、集積回路内に形成することは困
難であるので、この方法を使用して連続するホールド信
号間の時間間隔を生成するのは困難である。

【０００７】特開平４−３０５９００号公報の図１１及
び図１２に示す最後の方法では、多段遅延ラインとして
リング発振器を使用する。この方法の使用により実現可
能な最小の遅延は、単一の反転増幅器の伝播時間に制限
される。

【０００８】特開平４−３０５９００号公報の発明の様
に、高速タイミング発生器の構造を複雑にする要因は、
取込み期間全体にわたり入力信号が一様にサンプルする
という条件である。これは、ある行の最後の素子をサン
プリングし、次の行の最初の要素をサンプルする間の間
隔は、同じ行内の隣接する素子をサンプルする間の間隔
に完全に等しい必要があるということである。また、高
速サンプル及びホールド信号時間間隔の合計は、シフト
レジスタから低速タイミング信号を生成するクロックの
１周期に完全に等しい必要がある。

【０００９】この条件がいかに満足するかを説明するた
めに、特開平４−３０５９００号公報の発明のかなりの
部分は、多段遅延手段の入力及びその最後の出力間の一
致を検出すること、及び個々の緩衝増幅器を介する遅延
を調節し、高速サンプル及びホールド信号発生器の累積
タイミングを変えて、この一致関係を作り出すための方
法に当てられている。

【００１０】時間的に密接し且つ均等に離間されたサン
プル及びホールド信号のサンプルからホールドへの遷移
を生じさせる種々の方法が、特開平４−３０５９００号
公報の発明に記載されているが、最も速く、最も可調性
の高い方法でさえも、その速度及び可調性には限界があ
り、その改良が望まれている。

【００１１】したがって、本発明の目的は、連続するサ
ンプル・ホールド遷移間の遅延時間が極めて短いサンプ
ル・ホールド信号の発生方法及び信号発生器の提供にあ
る。

【００１２】本発明の他の目的は、基準タイミング信号
に対する個々の遷移のタイミング及び１行全体の高速タ
イミング信号の合計遅延時間が調整可能であるサンプル
・ホールド信号発生方法の提供にある。

【００１３】

【課題を解決するための手段及び作用】本発明では、複
数のコンデンサは、予備充電信号が発生すると、予備充
電レベルに充電され、放電信号が発生すると、複数の一
定電流源を介して、複数の増幅器のスレッシホールド・
レベルに向かって放電する。特定のコンデンサの電圧が
スレッシホールド・レベルまで放電すると、関連する増
幅器は、サンプル・ホールド信号遷移を生じさせ、サン
プルされる信号の電圧レベルがコンデンサに蓄積され
る。サンプル及びホールド発生器の連続するセルでは、
調整可能な時間間隔だけ離された増加的に変化する遅延
時間に、スレッシホールド・レベルに達する。なお、コ
ンデンサの各々は、蓄積された電荷による電圧が非線形
スレッシホールド電圧より下がると短絡路となる非線形
コンデンサ手段で構成する。

【００１４】本発明のある実施例では、増幅器はシュミ
ット・トリガ回路であり、コンデンサはＭＯＳ ＦＥＴ
トランジスタを介して充電され、各セルの予備充電レベ
ルは放電時間が増加的に異なるように変えられる。本発
明では、コンデンサに増幅器の固有容量を使用し、増幅
器の出力端子からの帰還信号で高速放電路を制御して、
スレッシホールドに達するとすぐに、出力信号の遷移を
加速するようにしてもよい。

【００１５】本発明の他の実施例では、予備充電電圧レ
ベルは各セルに対して同一であり、コンデンサを放電さ
せる一定電流を供給するＭＯＳ ＦＥＴトランジスタの
ゲートの一定電流制御電圧を変えることにより、放電時
間を増加的に変化させることができる。予備充電レベル
を使用して、個々のセルのタイミングを変えると、一定
電流制御電圧を使用して、全セルの集合的タイミングを
変えることができる。逆に、一定電流制御電圧を使用し
て、個々のセルのタイミングを変えると、予備充電レベ
ルを使用して、全てのセルの集合的タイミングを変える
ことができる。

【００１６】本発明の更に他の実施例では、コンデンサ
は第２ＭＯＳ ＦＥＴトランジスタのソース及びドレイ
ンを接続することにより形成される非直線性コンデンサ
である。放電コンデンサからの減少する電圧が、第２Ｍ
ＯＳ ＦＥＴのゲート電圧に約１ボルトを加算した電圧
に等しい非直線性のスレッシホールドに達すると、この
トランジスタにより形成されるコンデンサが消失し、ソ
ース及びドレインが有効に接地される。増幅器の入力端
子に生じた急速な電圧減少により、増幅器の出力信号の
状態が変化する。この実施例では、予備充電電圧又は一
定電流制御電圧を変えると同様に、第２ＭＯＳ ＦＥＴ
トランジスタのゲート電圧を制御して、非直線コンデン
サ遅延時間の非直線性のスレッシホールドを変えること
により、遅延時間が変わる。

【００１７】

【実施例】図１は、本発明に従った高速サンプル及びホ
ールド信号発生器の原理を示す回路図である。図１に示
す回路の動作は、図２に示すタイミング図及び図３Ａに
示す時間対電圧グラフ図を参照して説明する。本発明の
サンプル及びホールド信号発生器は、サンプル・ホール
ド遷移が、調整可能な極めて短い間隔だけ徐々に遅延さ
れるサンプル及びホールド（Ｓ／Ｈ）パルス出力を生成
する。このサンプル及びホールド発生器は、複数のサン
プル及びホールド発生器セルＨＧＣ1〜ＨＧＣnを含み、
各セルは、サンプル保持コンデンサＣ1Ｂ〜ＣnＢ及びサ
ンプル又はホールド・スイッチＳ1Ｂ〜ＳnＢに夫々関係
している。各セルにより生じるサンプル・ホールド遷移
は、それらの夫々のサンプル又はホールド・スイッチＳ
1Ｂ〜ＳnＢを開状態にする。各サンプル又はホールド・
スイッチＳ1Ｂ〜ＳnＢが開状態になるとき、その瞬間に
信号ラインＳＩＧＮＡＬに存在するアナログ電圧レベル
は、その特定のセルに関係するサンプル保持コンデンサ
に蓄積される。

【００１８】制御電圧Ｖ1〜Ｖnは、サンプル及びホール
ド発生器のセルＨＧＣ1〜ＨＧＣnに夫々供給される。こ
の実施例では、これらの制御電圧により、各セルの特性
遅延時間が決まる。この遅延時間は、信号発生処理を開
始させる信号ＤＩＳの立ち上がりエッジ及び個々のサン
プル及びホールド信号出力Ｓ／Ｈ1〜Ｓ／Ｈnの立ち下が
り（即ち、サンプル・ホールド遷移）の間の時間であ
る。各ホールド発生器セルＨＧＣxは同一であるので、
第１ホールド発生器セルＨＧＣ1の動作のみを詳細に説
明する。

【００１９】信号ＰＲＥは、アクティブな高レベルにな
り、その相補信号／ＰＲＥがアクティブな低レベルにな
ると、スイッチＳ1Ａが閉じ、制御信号Ｖ1がコンデンサ
Ｃ1Ａに供給される。このとき、信号ＤＩＳは低レベル
で、電流源トランジスタＱcs1はオフ状態である。シュ
ミット・トリガ回路Ａ1の高入力インピーダンス及びト
ランジスタＱcs1の高ドレイン・インピーダンスによ
り、コンデンサＣ1Ａは、制御電圧Ｖ1のレベルまで十分
に充電される。コンデンサＣ1Ａの電荷は、シュミット
・トリガ回路Ａ1の入力信号をその入力スレッシホール
ド・レベルより高く上昇させ、サンプル・ホールド信号
Ｓ／Ｈ1は、高レベル状態になる。高レベル状態のＳ／
Ｈ1は、スイッチＳ1Ｂを閉じ、即ちトランジスタを十分
にオン状態にし、サンプルすべき入力信号をコンデンサ
Ｃ１Ｂに供給する。

【００２０】次に、信号ＰＲＥ及び／ＰＲＥは非アクテ
ィブ・レベルになって、スイッチＳ1Ａを開き、その結
果、コンデンサＣ1Ａが電圧レベルＶ1に充電されたまま
になり、シュミット・トリガ回路Ａ1のＳ／Ｈ1出力信号
が高レベル状態に保たれたままにする。信号ＤＩＳがア
クティブな高レベルになると、電流源トランジスタＱcs
1はオン状態になり、Ｃ1Ａを放電させる一定電流を流
す。図３Ａを参照すると、時点ｔ1では、コンデンサＣ1
Ａの電圧が、シュミット・トリガ回路Ａ1の入力スレッ
シホールド・レベルＶthより低くなる。図１及び図２を
参照すると、シュミット・トリガ回路Ａ1の入力端子の
電圧レベルがＶthより低くなると、シュミット・トリガ
回路Ａ1の出力信号、即ちサンプル及びホールド信号Ｓ
／Ｈ1は、低レベルになる。低レベルの信号Ｓ／Ｈ1はス
イッチＳ1Ｂを開き、即ちトランジスタＳ1Ｂをオフ状態
にし、コンデンサＣ1Ｂに蓄積された信号ライン上の電
圧レベルを保持する。

【００２１】図２及び図３Ａを参照すると、セルＨＧＣ
2への制御電圧Ｖ2によるコンデンサＣ２Ａの電圧は、信
号ＤＩＳが高レベルになると同時に、制御電圧Ｖ1と共
に下がり始める。しかし、制御電圧Ｖ2は、制御電圧Ｖ1
よりも大きく選択されており、コンデンサＣ2Ａに生じ
る電荷がトランジスタＱcs1と同じサイズの電流源トラ
ンジスタにより放電されるので、大きな電荷は、各シュ
ミット・トリガ回路Ａ1〜Ａnに対して同じスレッシホー
ルド・レベルＶthまで下がるのに長い時間がかかる。し
たがって、ホールド発生器ＨＧＣ2の出力信号、即ち第
２サンプル及びホールド信号Ｓ／Ｈ2は、時点ｔ1よりΔ
ｔだけ遅れた時点ｔ2で低レベルになる。制御電圧Ｖ1〜
Ｖnの各々は、等しい電圧差ΔＶだけ離され、隣接する
各対のホールド発生器ＨＧＣx及びＨＧＣx+1の立ち下が
りエッジ間の時間差Δｔは、全て等しい。連続するホー
ルド発生器ＨＧＣxは、最後のホールド発生器ＨＧＣn
が、時点ｔ1よりΔｔ×（ｎ−１）だけ遅れたＳ／Ｈxの
立ち下がりエッジを生成するまで、立ち下がりエッジが
徐々に遅れて生じるサンプル及びホールド信号を生成す
る。

【００２２】増幅器Ａ1〜Ａnは、図示する特定の実施例
で、シュミット・トリガ回路として示しているが、これ
らは、高利得、高周波数増幅器又はアナログ比較器で置
き換えてもよい。同様に、スイッチＳxＡ、ＳxＢは、Ｍ
ＯＳ ＦＥＴトランジスタとして示されているが、これ
らは、バイポーラ・トランジスタの様な他の高速スイッ
チング素子であってもよい。ＭＯＳ ＦＥＴトランジス
タは、大容量で高速のデータ取込みシステムを実現する
のに非常に適した技術であり、ＭＯＳ環境により、この
様なシステム内に多数のデータ取込みセルを必要とする
場合に、低消費電力、低コスト及び高密度化の問題を解
決する。

【００２３】図５は、本発明のサンプル及びホールド発
生器の第１の実施例である。この実施例では、図１の電
荷蓄積コンデンサＣ1Ａは、第１インバータ増幅器ＩＡ1
の固有入力容量Ｃ0で置き換えられ、電流源トランジス
タＱcs1は、トランジスタＱ2及びＱ3で置き換えられて
いる。ここで、トランジスタＱ2は、電流源トランジス
タであり、そのベースの信号Ｖcurは、コンデンサＣ0を
放電させるために、回路の下部に流れる電流の量を制御
する。トランジスタＱ3は、信号ＤＩＳの制御の下に、
放電路を導通及び非導通に切り換える。

【００２４】この回路及び図１に示す回路の違いは、こ
の回路では、信号ＰＲＥがｐ−ＭＯＳ素子を制御する信
号ＤＩＳにより置き換えられ、２個の相補型のスイッチ
Ｓ1Ａのｎ−ＭＯＳ及びｐ−ＭＯＳトランジスタは、１
個のｐ−ＭＯＳトランジスタＱ1で置き換えられてい
る。信号ＤＩＳが低レベルで、信号／ＤＩＳが高レベル
のときは、トランジスタＱ1は十分に導通し、トランジ
スタＱ3は十分に非導通であり、第１インバータ増幅器
ＩＡ1の入力容量Ｃ0は、制御電圧Ｖcに充電される。第
１インバータ増幅器ＩＡ1の入力端子に制御電圧が供給
されると、低レベル出力信号が生じる。この出力信号
は、第２インバータ増幅器ＩＡ2により反転され、高レ
ベル入力信号がＮＡＮＤゲートＧ1に供給される。パタ
ーン・シフタ（図示せず）がこの位置に「１」を供給し
ていれば、ＮＡＮＤゲートＧ1のイネーブル入力信号Ｅ
ＮＡＢＬＥも高レベルである。

【００２５】特開平４−３０５９００号公報に更に記載
するように、最高速取込みの間は、全てのセルは高レベ
ルのイネーブル信号を受け取るが、それより低速取込み
の間は、データ取込みセルの１／２又は１／８の様な一
部分のみが、取込みセルのラインを介した各経路でイネ
ーブルされる。取込みセルのラインは、この伝送の間に
部分的に使用され、パターン・レジスタは１位置分だけ
イネーブル／ディスエーブル・パターンをシフトし、取
込み処理は取込みセルのラインの他の部分を使用して繰
り返される。

【００２６】信号ＤＩＳが高レベルになると、トランジ
スタＱ1はオフ状態になり、トランジスタＱ2及びＱ3は
オン状態になり、ＮＡＮＤゲートＧ1の３番目の入力
は、イネーブルされる。ＮＡＮＤゲートＧ1への３つの
入力信号全部が高レベルであると、その出力信号は低レ
ベルで、この低レベル信号は３番目のインバータ増幅器
ＩＡ3により反転され、サンプル／非ホールド信号Ｓ／
Ｈは高レベルになる。信号Ｓ／Ｈが高レベルであると、
トランジスタＱ6及びＱ7は共に十分に導通し、コンデン
サＣ1及びＣ2は、連続的に夫々信号ライン／ＳＩＧＮＡ
Ｌ及びＳＩＧＮＡＬのレベルに充電される。

【００２７】トランジスタＱ1が非導通状態で、トラン
ジスタＱ3が十分に導通状態であると、第１インバータ
増幅器ＩＡ1の入力容量Ｃ0の電荷は、トランジスタＱ2
及びＱ3を介して放電し始める。しかし、トランジスタ
Ｑ3が比較的に大きな電流を流す間、トランジスタＱ2は
バイアスされて、比較的に小さい電流の飽和モードで動
作し、その結果、電流リミッタとして働き、コンデンサ
Ｃ0の放電速度を制御する。トランジスタＱ2のゲート電
圧Ｖcurは、この電流制限を調節して、コンデンサＣ0の
放電速度を調節するために使用される。

【００２８】図５と共に図３Ｂを参照すると、セル毎に
異なる制御電圧は、コンデンサＣ0の初期電荷（予備電
荷）を決め、初期電圧（Ｖ1〜Ｖn）が電圧スレッシホー
ルド・レベルまで直線的に減少するのにかかる時間を決
定する。コンデンサＣ0の電荷が、インバータ増幅器Ｉ
Ａ1の入力スレッシホールドより低く下がったとき、増
幅器ＩＡ1の出力は高レベルになって、トランジスタＱ4
を導通状態にし、その結果、コンデンサＣ0を確実に即
座且つ完全に放電させる。これで、インバータ増幅器Ｉ
Ａ1は、低レベル入力／高レベル出力状態に保持され
る。よって、固有入力容量であるコンデンサＣ0、イン
バータ増幅器１Ａ1及びトランジスタＱ4は、非線形コン
デンサ手段として動作する。増幅器ＩＡ1の高レベル出
力は、第２インバータ増幅器ＩＡ2により反転されて、
ＮＡＮＤゲートＧ1はディスエーブルされ、出力信号は
高レベルになる。ＮＡＮＤゲートＧ1の高レベル出力
は、インバータ増幅器ＩＡ3により低レベルに反転され
る。信号Ｓ／Ｈの高レベルから低レベルへの遷移は、ト
ランジスタＱ6及びＱ7をオフにするサンプル・ホールド
遷移であり、その結果、コンデンサＣ1及びＣ2に存在す
る電圧、即ちライン／ＳＩＧＮＡＬ及びＳＩＧＮＡＬに
存在する電圧レベルが、夫々信号／ＳＩＧ−ＨＥＬＤ及
びＳＩＧ−ＨＥＬＤとして維持される。図２及び図３Ｂ
に示す様に、Ｓ／Ｈ信号の立ち上がり及び立ち下がりエ
ッジ間の遅延時間は、そのセル用の局部制御電圧レベル
Ｖc（Ｖ1〜Ｖn）により決まる。連続するセルのＶc間の
等しいΔＶは、対応するサンプル・ホールド・エッジ間
の等しいΔｔを生成する。

【００２９】図５に示す様なサンプル・ホールド発生器
セルは、この様な多くのセルの１個であるので、放電電
流制御電圧Ｖcurは、これらの全てのセルの時定数を制
御するために変更可能であり、制御電圧Ｖcをセル毎に
変えて、個々のセルのサンプル・ホールド遷移を時間的
に分離できる。電圧Ｖcurは、１行全体のセルに必要な
時間を変えるように変更できるので、１行全体のセルの
時間を、取込みセルのアレイ内の行を選択する低速タイ
ミング信号間の時間に等しくできる。（１行全体の高速
タイミング信号及び１つの低速タイミング信号間のタイ
ミングが変化したことを測定する一致検出器を含み、電
圧Ｖcurを変える制御回路は、特開平４−３０５９００
号公報に記載されている。）通常は、１行全体のサンプ
ル及びホールド発生器の累積遅延を変化させるために
は、この様な手段が必要である。その理由は、この様な
発生器のある製造バッチが、ある特定の温度で正確なタ
イミングを有しているとしても、製造工程の変化及び温
度の一方又は両方が変化すると、異なる環境の下で調整
が必要となる。

【００３０】図４Ｂを参照すると、図５に示す回路は、
電圧Ｖc及びＶcurを逆の関係にしても使用できる。即
ち、電圧Ｖcをサンプル及びホールド発生器内の異なる
セルに対して一定にし、電圧Ｖcurをセル毎に変える。
電圧Ｖcur1〜Ｖcurnにより生じる放電の異なる速度は、
全てが電圧Ｖcを始点とする異なるスロープのラインで
示される。この方法を用いると、１行全体のセルに必要
な時間を変えるために変更されるのは、電圧Ｖcurでは
なく電圧Ｖcであり、上述の様に、１行全体のセルのた
めの時間は、取込みセルのアレイ内の行を選択する低速
タイミング信号間の時間に等しい。

【００３１】図４Ａ及び図１を参照すると、この場合も
電圧Ｖ1〜Ｖnを等しくできるので、これらの電圧は、一
定予備充電電圧Ｖpと同じ効果を有し、その代わりにＣ1
Ａ〜Ｃ2ｎの値を変化させて、セル間のサンプル・ホー
ルド遷移遅延時間を制御する。充電電荷が大きくなれ
ば、トランジスタＱcsx（Ｑcs1〜Ｑcsm）の固定電流路
を通って放電する時間が長くなり、電圧がスレッシホー
ルド電圧Ｖthまで直線的に低下する時間間隔ｔ1〜ｔn
は、増加的に異なる。しかし、この方法は、コンデンサ
ＣnＡの様な最大容量に関連しては、この時間間隔が長
くなり問題がある。それは、電圧減少曲線が低速度でス
レッシホールド電圧レベルＶthと交差するとき、その結
果、シュミット・トリガ回路Ａ1の出力端子上に生じる
遷移は、理想的動作に対して起こるのが遅すぎる。

【００３２】図６及び図４Ｂにおいて、直前に述べた問
題は、コンデンサＣ1Ａ〜ＣnＡの代わりに非直線コンデ
ンサを使用することにより解決できる。ソース及びドレ
インを相互接続したトランジスタＱcは、その様な非直
線コンデンサとして働く。トランジスタＱcnのソース及
びドレインの電圧が、トランジスタＱcに供給されるゲ
ート電圧Ｖgより約１ボルト高い非直線性のスレッシホ
ールドより大きいとき、トランジスタＱcは普通の（直
線的）コンデンサの様に働く。しかし、トランジスタＱ
cのソース及びドレインの電圧が、非直線性のスレッシ
ホールドＶnlより下がると、トランジスタＱcの容量性
の性質が無くなり、接地への有効な短絡路となり、その
結果、存在した電荷が仮想的に即座に放電する。なお、
スイッチ（トランジスタ）Ｓ1が充電手段として作用
し、トランジスタＱ2'及びＱ3が放電手段として作用す
る。シュミット・トリガ回路（増幅器）Ａstの入力電圧
が急速に低下し、シュミット・トリガ回路のスレッシホ
ールドＶthより低く下がることにより、その出力端子
に、極めて急速な遷移が生じる。この様に、この回路
は、普通のコンデンサを使用すると、遅延時間が最大
で、それにより入力が最も遅い、サンプル及びホールド
信号発生器のセルのＳ／Ｈ出力信号の遅いスルーレート
の問題を解決する。

【００３３】セル毎にキャパシタンスが異なるトランジ
スタＱcを形成するのは実際的ではないので、セル毎の
遅延時間の差は、図４Ｂに示す様に、各セルに供給する
異なる電圧Ｖcurを制御することにより得られる。他の
方法では、図４Ｃに示す様に、非直線性のスレッシホー
ルドを制御するために、ゲート電圧Ｖgはセル毎に変え
られる。各セルでは、放電電圧が非直線性のスレッシホ
ールドと交差するとすぐに、放電電圧は、極めて迅速且
つ高速にシュミット・トリガ回路の入力スレッシホール
ドＶthと交差し、急峻なＳ／Ｈのサンプル・ホールド遷
移を生じる。

【００３４】

【発明の効果】以上説明したように、本発明のサンプル
・ホールド信号発生方法及び信号発生器によれば、予備
充電電圧に充電された複数のコンデンサ手段を、基準タ
イミング信号に応じて、同時に放電させるので、各コン
デンサ手段の充電電圧が順次異なる時点で増幅器のスレ
ッシホールド・レベルに達するため、時間間隔が極めて
短い一連の複数のサンプル・ホールド信号を発生でき
る。また、非線形コンデンサ手段を用いているので、サ
ンプル・ホールド信号の遷移した後は、急速にコンデン
サ手段を放電できるため、次の一連のサンプル・ホール
ド信号を発生するための準備を、この遷移後、迅速に行
える。よって、サンプル・ホールド信号の遷移の後も同
じ速度でコンデンサを放電させる場合に比較して、一連
のサンプル・ホールド信号の時間間隔をより一層短くで
きる。また、予備充電電圧又は定電流源を調整すること
により、基準タイミング信号に対する個々の遷移のタイ
ミング及び全体のサンプル・ホールド信号の合計遅延時
間を調整できる。

【図面の簡単な説明】

【図１】本発明のサンプル・ホールド信号発生器の原理
を示すブロック図である。

【図２】図１のサンプル・ホールド信号発生器の動作を
説明するためのタイミング図である。

【図３】本発明の各実施例において、どのようにタイミ
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。

【図４】本発明の各実施例において、どのようにタイミ
ング遅延時間を生じるかを示す時間対電圧グラフ図であ
る。

【図５】本発明のサンプル・ホールド信号発生器の第１
実施例を示すブロック図である。

【図６】本発明のサンプル・ホールド信号発生器の第２
実施例を示すブロック図である。

【符号の説明】

ＨＧＣx サンプル・ホールド発生器セルＩＡ1、Ａst 増幅器Ｑ1、Ｓ1 スイッチ（充電手段） Ｑ2、Ｑ2’、Ｑ2 放電手段 Ｃ０、Ｑ4、ＩＡ1：ＱＣ 非線形コンデンサ手段

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 アナログ信号のサンプリングを制御する
   ために一連の複数のサンプル・ホールド信号を発生する
   方法であって、 複数のコンデンサとして、蓄積された電荷による電圧が
   非線形スレッシホールド電圧より下がると短絡路となる
   非線形コンデンサ手段を設け、 複数の増幅器の入力スレッシホールド・レベルよりも高
   い電圧レベルまで、上記複数のコンデンサ手段を充電
   し、 基準タイミング信号の発生に応答して、上記複数のコン
   デンサ手段を放電させ、 上記複数のコンデンサ手段の各々が上記増幅器の入力ス
   レッシホールド・レベルまで放電すると、上記複数の増
   幅器が、上記増幅器のスレッシホールド電圧を越えた遷
   移を増幅して、上記一連の複数のサンプル・ホールド信
   号を発生することを特徴とするサンプル・ホールド信号
   発生方法。
2. 【請求項２】 アナログ信号のサンプリングを制御する
   ために一連の複数のサンプル・ホールド信号を発生する
   信号発生器であって、 蓄積された電荷による電圧が非線形スレッシホールド電
   圧より下がると短絡路となる複数の非線形コンデンサ手
   段と、 入力端が上記複数の非線形コンデンサ手段の各々に結合
   され、 各々が入力スレッシホールド・レベルを有する複
   数の増幅器と、 予備充電信号の発生に応答して、上記複数の増幅器の入
   力スレッシホールド・レベルよりも高い複数の電圧レベ
   ルまで、上記複数のコンデンサ手段を充電する充電手段
   と、 基準タイミング信号の発生に応答して、上記複数のコン
   デンサ手段を夫々放電させる複数の放電手段とを具え、 上記複数のコンデンサ手段の各々が上記増幅器の入力ス
   レッシホールド・レベルまで放電すると、上記複数の増
   幅器は、上記一連の複数のサンプル・ホールド信号を発
   生することを特徴とするサンプル・ホールド信号発生
   器。