JPH02278783A - 半導体レーザ - Google Patents
半導体レーザInfo
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- JPH02278783A JPH02278783A JP10043389A JP10043389A JPH02278783A JP H02278783 A JPH02278783 A JP H02278783A JP 10043389 A JP10043389 A JP 10043389A JP 10043389 A JP10043389 A JP 10043389A JP H02278783 A JPH02278783 A JP H02278783A
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- JP
- Japan
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- semiconductor laser
- laser chip
- heat sink
- diode
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 229910000679 solder Inorganic materials 0.000 abstract description 8
- 230000006378 damage Effects 0.000 abstract description 4
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 238000000034 method Methods 0.000 abstract 2
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- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体レーザに関するものである。
従来の半導体レーザは、第３図Ａに示す如く、ヒートシ
ンク２ａ上に半導体レーザチップ１をソルダーで融着し
、これをステム７上にソルダーで組立、−像化していた
。この半導体レーザは等価回路で示すと第３図Ｂのよう
になっており、過剰電流が印加されると、半導体レーザ
チップ１に直接過剰電流が流れ、内部破壊または端面破
壊を生じ、半導体レーザチップ１がショートして半導体
レーザが故障してしまう。
ンク２ａ上に半導体レーザチップ１をソルダーで融着し
、これをステム７上にソルダーで組立、−像化していた
。この半導体レーザは等価回路で示すと第３図Ｂのよう
になっており、過剰電流が印加されると、半導体レーザ
チップ１に直接過剰電流が流れ、内部破壊または端面破
壊を生じ、半導体レーザチップ１がショートして半導体
レーザが故障してしまう。
上述した従来の半導体レーザは、半導体レーザを駆動す
る場合、作業ミス、回路上のトラブル等で半導体レーザ
に過剰電流が印加し半導体レーザチップを破壊させると
いう欠点がある。
る場合、作業ミス、回路上のトラブル等で半導体レーザ
に過剰電流が印加し半導体レーザチップを破壊させると
いう欠点がある。
本発明は過剰な電流が誤って半導体レーザに流れても、
半導体レーザチップが破壊しない構造とすることを目的
としている。
半導体レーザチップが破壊しない構造とすることを目的
としている。
本発明の半導体レーザは、ＰＮ接合を持つダイオードを
有するヒートシンク上に、ダイオードの極性と逆極性に
なるように半導体レーザチップを接着し、半導体レーザ
チップとタイオードが回路上並列になる構成になってい
る。この結果、半導体レーザーに過剰電流が印加した時
、ダイオードの耐圧以上であればダイオードかブレイク
ダウンし、半導体レーザチップではなく、ダイオードに
過剰な電流が流れるため、半導体レーザチップは破壊せ
ず、半導体レーザは故障しないという利点がある 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
Ａ、Ｂ、Ｃは本発明の第１の実施例を示す図で、Ａは半
導体レーザチップ１をＰ型導電型側を下、すなわちＰ側
をヒートシンク２に接着して組立てた組立図Ｂは、その
等価回路図、Ｃは、半導体レーザチップのＩ−Ｖ特性と
ダイオードの逆方向特性を示す図である。この実施例で
は、Ｐ型シリコンで成るヒートシンク２の一部分に、フ
ォトリソグラフィー技術、イオン注入技術を用いてＮ型
層３を設けてＰＮ接合ダイオードを形成し、Ｐ型シリコ
ンヒートシンク２上に、Ｐ型導電型側を下にして半導体
レーザチップ１をソルダーにて融着した。さらに、この
ヒートシンク２をステム７にソルダーで融着し、ボンデ
ィングワイヤ４を用いて第１図Ａのように半導体レーザ
チップのＮ型導電型側とＮ型層３及び電極５を接続・配
線した。この等価回路は第１図Ｂのようになる。この結
果半導体レーザを過剰電流による破壊から防止できる。
有するヒートシンク上に、ダイオードの極性と逆極性に
なるように半導体レーザチップを接着し、半導体レーザ
チップとタイオードが回路上並列になる構成になってい
る。この結果、半導体レーザーに過剰電流が印加した時
、ダイオードの耐圧以上であればダイオードかブレイク
ダウンし、半導体レーザチップではなく、ダイオードに
過剰な電流が流れるため、半導体レーザチップは破壊せ
ず、半導体レーザは故障しないという利点がある 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
Ａ、Ｂ、Ｃは本発明の第１の実施例を示す図で、Ａは半
導体レーザチップ１をＰ型導電型側を下、すなわちＰ側
をヒートシンク２に接着して組立てた組立図Ｂは、その
等価回路図、Ｃは、半導体レーザチップのＩ−Ｖ特性と
ダイオードの逆方向特性を示す図である。この実施例で
は、Ｐ型シリコンで成るヒートシンク２の一部分に、フ
ォトリソグラフィー技術、イオン注入技術を用いてＮ型
層３を設けてＰＮ接合ダイオードを形成し、Ｐ型シリコ
ンヒートシンク２上に、Ｐ型導電型側を下にして半導体
レーザチップ１をソルダーにて融着した。さらに、この
ヒートシンク２をステム７にソルダーで融着し、ボンデ
ィングワイヤ４を用いて第１図Ａのように半導体レーザ
チップのＮ型導電型側とＮ型層３及び電極５を接続・配
線した。この等価回路は第１図Ｂのようになる。この結
果半導体レーザを過剰電流による破壊から防止できる。
例えば、半導体レーザに過剰電流２００ｍＡ（電圧２Ｖ
程度）で半導体レーザチップ１が破壊するとした場合、
第１図Ｃの半導体レーザチップ１の順方向１−Ｖ特性１
０とダイオード８の逆、方向■−■特性９より、ダイオ
ード８は降伏電圧が耐圧より十分低い２Ｖ程度のものを
設定すれば、半導体レーザチップ１に過剰電流は流れず
半導体レーザの故障を防止できる。
程度）で半導体レーザチップ１が破壊するとした場合、
第１図Ｃの半導体レーザチップ１の順方向１−Ｖ特性１
０とダイオード８の逆、方向■−■特性９より、ダイオ
ード８は降伏電圧が耐圧より十分低い２Ｖ程度のものを
設定すれば、半導体レーザチップ１に過剰電流は流れず
半導体レーザの故障を防止できる。
第２図Ａ、Ｂは本発明の第２の実施例を示す図で、Ａは
、半導体レーザチップをＰ側を上に、Ｎ側を下にして組
立てた組立図である。第２図Ｂは、この等価回路図であ
る。この実施例では、Ｎ型シリコンから成るヒートシン
ク２′の一部分に、フォトリソグラフィー技術、イオン
注入技術を用いてＰ型層３′を設けてＰＮ接合ダイオー
ドを形成し、Ｎ型シリコンヒートシンク２′上に、Ｐ側
止に、Ｎ側を下にして半導体レーザチップ１をソルダー
にて融着した。さらに、このヒートシンク２′をステム
７にソルダーで執着し、ボンディングワイヤ４を用いて
第２図Ａのように半導体レーザチップのＰ側をヒートシ
ンク２′のＰ型層３′及び電８ｉ！５に接続・配線した
。この等価回路は第２図Ｂになる。この結果、半導体レ
ーザを過電流による破壊から防止できるという利点があ
る。
、半導体レーザチップをＰ側を上に、Ｎ側を下にして組
立てた組立図である。第２図Ｂは、この等価回路図であ
る。この実施例では、Ｎ型シリコンから成るヒートシン
ク２′の一部分に、フォトリソグラフィー技術、イオン
注入技術を用いてＰ型層３′を設けてＰＮ接合ダイオー
ドを形成し、Ｎ型シリコンヒートシンク２′上に、Ｐ側
止に、Ｎ側を下にして半導体レーザチップ１をソルダー
にて融着した。さらに、このヒートシンク２′をステム
７にソルダーで執着し、ボンディングワイヤ４を用いて
第２図Ａのように半導体レーザチップのＰ側をヒートシ
ンク２′のＰ型層３′及び電８ｉ！５に接続・配線した
。この等価回路は第２図Ｂになる。この結果、半導体レ
ーザを過電流による破壊から防止できるという利点があ
る。
以上説明したように本発明はＰＮ接合を持つダイオード
を有するヒートシンク上に半導体レーザチップを接着し
、半導体レーザチップとダイオードを一体化したので、
半導体レーザチップが過剰電流により破壊することがな
くなるという効果がある。
を有するヒートシンク上に半導体レーザチップを接着し
、半導体レーザチップとダイオードを一体化したので、
半導体レーザチップが過剰電流により破壊することがな
くなるという効果がある。
第１図Ａ、Ｂ、Ｃ及び第２図Ａ、Ｂは本発明の半導体レ
ーザの実施例を示す図で、Ａは組立図、Ｂは、Ａの等価
回路図、Ｃは、半導体レーザチップとダイオードのＩ−
Ｖ特性曲線である。第３図Ａは、従来の半導体レーザの
組立図、第３図Ｂは、従来の半導体レーザの等価回路図
である。 １・・・半導体レーザチップ、２．２’ 、２ａ・・・
ヒートシンク、４・・・ボンディングワイヤ、５・・・
電極、７・・・ステム、８・・・ダイオード。９・・・
ダイオード逆方向Ｉ−Ｖ特性、１０・・・半導体レーザ
チップ順方向ｒ−ｖ特性。
ーザの実施例を示す図で、Ａは組立図、Ｂは、Ａの等価
回路図、Ｃは、半導体レーザチップとダイオードのＩ−
Ｖ特性曲線である。第３図Ａは、従来の半導体レーザの
組立図、第３図Ｂは、従来の半導体レーザの等価回路図
である。 １・・・半導体レーザチップ、２．２’ 、２ａ・・・
ヒートシンク、４・・・ボンディングワイヤ、５・・・
電極、７・・・ステム、８・・・ダイオード。９・・・
ダイオード逆方向Ｉ−Ｖ特性、１０・・・半導体レーザ
チップ順方向ｒ−ｖ特性。
Claims (1)
- 第１の導電型半導体で成るヒートシンクの一部領域に第
２の導電型領域を設けてＰＮ接合ダイオードを形成し、
ヒートシンクの第１の導電型領域表面に、半導体レーザ
チップの第２の導電型側を接着し、前記半導体レーザチ
ップの第１の導電型側の電極と前記ヒートシンクに形成
した第２の導電型領域とを電気的に接続したことを特等
とする半導体レーザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043389A JPH02278783A (ja) | 1989-04-19 | 1989-04-19 | 半導体レーザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043389A JPH02278783A (ja) | 1989-04-19 | 1989-04-19 | 半導体レーザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278783A true JPH02278783A (ja) | 1990-11-15 |
Family
ID=14273819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043389A Pending JPH02278783A (ja) | 1989-04-19 | 1989-04-19 | 半導体レーザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278783A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5636234A (en) * | 1995-03-23 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor laser device including heat sink with pn junction |
| US6479325B2 (en) * | 1999-12-07 | 2002-11-12 | Sony Corporation | Method of stacking semiconductor laser devices in a sub-mount and heatsink |
| US6800948B1 (en) * | 2002-07-19 | 2004-10-05 | Asat Ltd. | Ball grid array package |
| US7371610B1 (en) | 2002-07-19 | 2008-05-13 | Asat Ltd. | Process for fabricating an integrated circuit package with reduced mold warping |
| US7372151B1 (en) | 2003-09-12 | 2008-05-13 | Asat Ltd. | Ball grid array package and process for manufacturing same |
| US8610262B1 (en) | 2005-02-18 | 2013-12-17 | Utac Hong Kong Limited | Ball grid array package with improved thermal characteristics |
-
1989
- 1989-04-19 JP JP10043389A patent/JPH02278783A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5636234A (en) * | 1995-03-23 | 1997-06-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor laser device including heat sink with pn junction |
| US6479325B2 (en) * | 1999-12-07 | 2002-11-12 | Sony Corporation | Method of stacking semiconductor laser devices in a sub-mount and heatsink |
| US6720581B2 (en) * | 1999-12-07 | 2004-04-13 | Sony Corporation | Mounting plate for a laser chip in a semiconductor laser device |
| US6800948B1 (en) * | 2002-07-19 | 2004-10-05 | Asat Ltd. | Ball grid array package |
| US7371610B1 (en) | 2002-07-19 | 2008-05-13 | Asat Ltd. | Process for fabricating an integrated circuit package with reduced mold warping |
| US7372151B1 (en) | 2003-09-12 | 2008-05-13 | Asat Ltd. | Ball grid array package and process for manufacturing same |
| US8610262B1 (en) | 2005-02-18 | 2013-12-17 | Utac Hong Kong Limited | Ball grid array package with improved thermal characteristics |
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